YABCD版图设计Word下载.docx
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实践教学要求与任务:
1、学习和掌握tanner软件的设计流程
2、熟悉Y=A+B（C+D）工作原理，根据电路原理图，绘制版图，设计仿真网表文件，利用仿真工具完成电路分析流程。
3、完成全部设计内容，撰写设计报告。
工作计划与进度安排:
第一周
周一：
教师布置课设任务，学生收集资料，做方案设计。
周二：
熟悉软件操作方法。
周三~四：
画电路图
周五：
电路仿真。
第二周
周一~二：
画版图。
周三：
版图仿真。
周四：
验证。
写报告书，验收。
指导教师：
年月日
专业负责人：
学院教学副院长：
1绪论
设计背景
随着集成电路技术的日趋进步，使得运算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的接踵推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的画图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的进展使得电子线路设计的速度、质量和精度得以保证[2]。
在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部份是应用Spice程序来完成的，而tanner软件是一款学习时期应用的版图绘制软件，关于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分壮大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用普遍，具有很高知名度。
L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能模块，具有高效率，交互式等特点，壮大而且完善的功能包括从IC设计到输出，和最后的加工效劳，完全能够媲美百万美元级的IC设计软件。
L-EditPro包括IC设计（LayoutEditor）、自动布线系统（StandardCellPlace&
Route）、线上设计规那么检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的（LVS）、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。
L-EditPro丰硕完善的功能为每一个IC设计者和生产商提供了快速、易用、精准的设计系统。
设计目标
1.用tanner软件中的原理图编辑器S-Edit编辑Y=A+B（C+D）电路原理图。
2.用tanner软件中的W-Edit对Y=A+B（C+D）的电路进行仿真，并观看波形。
3.用tanner软件中的L-Edit绘制Y=A+B（C+D）的版图，并进行DRC验证。
4.用W-Edit对Y=A+B（C+D）的版图电路进行仿真并观看波形。
5.用tanner软件中的layout-Edit对Y=A+B（C+D）进行LVS查验观看原理图版图的匹配程度。
2．Y=A+B（C+D）的电路和版图设计
电路原理图
Y=A+B（C+D）的电路原理如下图。
当输入的信号ABCD知足0000、0001，或0010等，即知足上拉网络导通的条件时，输出Y为高电平。
当输入信号为1010或1000等知足下拉网络导通的条件时，输出Y为低电平。
实现Y=A+B（C+D）的逻辑运算。
通过真值表能够得出当输入信号为0000、000一、0010、001一、0100时输出Y为高电平，其余的输入信号能够的到低电平。
图Y=A+B（C+D）的电路原理图
Y=A+B（C+D）的电路仿真观看波形
给Y=A+B（C+D）的输入加鼓舞，高电平为Vdd=5V，低电平为Gnd，将输入信号设置成不同的周期，ABCD信号的周期别离为800ns、400ns、200ns和100ns。
此刻能将输入为0000—1111所产生的结果都输出。
并添加输入输出延迟时刻，进行仿真，并输出波形；
波形图如图所示。
当输入为0000、000一、0010、001一、0100时输出为高电平。
其余的输出都为低电平。
由于竞争冒险，因此将上升延时下降延不时刻降低。
再将B信号的输入提早10ns输入来去掉竞争冒险产生的毛刺。
图Y=A+B（C+D）电路输入输出波形图
Y=A+B（C+D）的版图绘制
用L-Edit版图绘制软件对Y=A+B（C+D）电路进行版图绘制，同时进行DRC验证，查看输出结果，检查无错误；
版图和输出结果如下图。
在对节点进行标注时注意输入法的设置要利用美式键盘，不然会在生成网表时产生错误。
图Y=A+B（C+D）与或门电路版图及DRC验证结果
Y=A+B（C+D）的版图仿真观看波形
与Y=A+B（C+D）电路原理图仿真相同，添加鼓舞、电源和地，同时观看输入输出波形；
波形如图所示。
Y=A+B（C+D）电路的版图仿真波形与原理图的仿真输出波形大体一致，而且符合输入输出的逻辑关系，电路的设计正确无误。
一样为了去掉竞争冒险我将B输入信号提早10ns输入。
图Y=A+B（C+B）版图输入输出波形图
LVS检查匹配
用layout-Edit对Y=A+B（C+D）电路进行LVS检查验证，第一添加输入输出文件即电路原理图和版图的输出网表别离为.sp文件和.spc文件，选择要查看的输出，在进行匹配时要现将电路原理图和版图的输入鼓舞进行屏蔽不然会在匹配进程中产生警告。
观看输出结果检电路原理图与版图的匹配程度，输出结果如下图。
图Y=A+B（C+D）电路的LVS检查匹配图
从以上能够看出完全匹配。
那个地址为了匹配时无警告已经将输入鼓舞和电源屏蔽掉
总结
通过量次的修改和调试，本次设计通过验证，能够达到所需的功能，达到了设计的要求。
以下是本次实验的心得：
在实验的开始时期，对所设计的电路进行了波形仿真，觉察波形仿真的结果有竞争冒险的毛刺，为了去除竞争冒险我将上升下降延时变小、将时钟周期变大，同时将B信号提早10ns输入。
在进行版图的网表生成时注意网表上标注的节点要利用美式键盘输入不然网表上会显现错误的节点信息。
在进行原理图和版图对照匹配时要注意屏蔽掉输入的电源和鼓舞。
我感觉咱们学习不能完全以来波形仿真，不然，显现任何一点小的误差就会致使整个文件系统的编译犯错。
总之，模拟集成电路版图设计作为前沿学科，关于咱们专业的学生来讲，学习对咱们知识面和运用知识的能力的提高有专门大的帮忙。
相信自己学习的脚步可不能停止！
感激教师孜孜不倦的教诲。
相信在学习进程中自己思维能力、学习能力、试探方式的提高，定会在以后的学习进程中给我带来专门大的帮忙。
参考文献
[1]廖裕平，陆瑞强.Tannerpro集成电路设计与布局实战指导.全华科技图书股分印行,2006.
[2]张志刚等著.模拟电路版图的艺术.科学出版社,2009.
附录一电路原理图网表：
*SPICEnetlistwrittenbyS-EditWin32
*WrittenonJul2,2021at23:
31:
28
*Waveformprobingcommands
*.probe
.includeD:
\tanner\TSpice70\models\
.optionsprobefilename="
D:
\tanner\LIE\"
+probesdbfile="
+probetopmodule="
Module0"
*.paraml=
*VddVddGnd5
*.tran/op10n800nmethod=bdf
*.printtranv（A）v（B）v（C）v（D）v（Y）
*vaAGNDPULSE（05400n400n800n）
*vbBGNDPULSE（05210n200n400n）
*vcCGNDPULSE（0590n100n200n）
*vdDGNDPULSE（0550n50n100n）
*Maincircuit:
Module0
M1YBN3GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M2GndDN3GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M3N3CGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M4YAGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M5N1AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M6N2CN1VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M7YBN1VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M8YDN2VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
*Endofmaincircuit:
附录二版图网表：
*CircuitExtractedbyTannerResearch'
sL-EditVersion/ExtractVersion;
*TDBFile:
D:
\tanner\LIE\
*Cell:
Cell0Version
*ExtractDefinitionFile:
..\LEdit90\Samples\SPR\example1\
*ExtractDateandTime:
07/05/2021-09:
38
*Warning:
LayerswithUnassignedAREACapacitance.
*<
PDiffResistorID>
PolyResistorID>
NDiffResistorID>
Poly2ResistorID>
PBaseResistorID>
NWellResistorID>
LayerswithUnassignedFRINGECapacitance.
Poly1-Poly2CapacitorID>
PadComment>
LayerswithZeroResistance.
NMOSCapacitorID>
PMOSCapacitorID>
*NODENAMEALIASES
*1=C（38,-35）
*2=D,-35）
*3=B（22,
*4=A（14,
*5=GND,
*6=Vdd,
*7=Y,
*.includeD:
*.optionsprobefilename="
*+probesdbfile="
*+probetopmodule="
M19C10VddPMOSL=2uW=6u
*M1DRAINGATESOURCEBULK（38164022）
M210DYVddPMOSL=2uW=6u
*M2DRAINGATESOURCEBULK（30163222）
M3YB9VddPMOSL=2uW=6u
*M3DRAINGATESOURCEBULK（22162422）
M49AVddVddPMOSL=2uW=6u
*M4DRAINGATESOURCEBULK（14161622）
M58CGNDGNDNMOSL=2uW=6u
*M5DRAINGATESOURCEBULK（38-1140-5）
M6GNDD8GNDNMOSL=2uW=6u
*M6DRAINGATESOURCEBULK（30-1132-5）
M78BYGNDNMOSL=2uW=6u
*M7DRAINGATESOURCEBULK（22-1124-5）
M8YAGNDGNDNMOSL=2uW=6u
*M8DRAINGATESOURCEBULK（14-1116-5）
*TotalNodes:
10
*TotalElements:
8
*TotalNumberofShortedElementsnotwrittentotheSPICEfile:
0
*ExtractElapsedTime:
0seconds
.END
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