ESD和集成电路的ESD保护文档格式.docx

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7.5KV

走过乙烯制地板

12KV

5KV

3KV

生产线上的工人

6KV

0.5KV

0.4KV

陶瓷插进塑料管

2KV

0.7KV

0.4KV

陶瓷插进乙烯托盘

11.5KV

4KV

撕开IC的泡沫塑料包装

26KV

20KV

7KV

IC被泡沫线捆绑于运输盒

21KV

11KV

5.5KV

Part2、ESD对CMOS集成电路损害及测试

1、引言

集成电路工艺发展到深亚微米阶段,器件的物理尺寸日益减小,静电放电（ElectrostaticDischarge,ESD）对集成电路的危害变得越来越显著。

因为随着关键尺寸的不断缩小，集成电路的功耗和发热也在不断地得到降低，但是也由于栅极能承受的最高电压在不断降低，所以集成电路被外界突发的ESD电压损坏的几率也在不断地提高。

据统计,将近40%的集成电路失效是由静电放电引起的。

因此,对集成电路进行ESD保护设计也变得尤为重要，因为ESD伤害来自生产、储存、运输各个方面，可谓时时有可能被伤害。

2、ESD模式及其测试方法

ESD模型常见的有三种:

人体模型（HBM，HumanBodyModel）、充电器件模型（CDM，ChargeDeviceModel）和机器模型（MM，MachineMode），其中以人体模型最为通行。

一般的商用芯片，要求能够通过2KV静电电压的HBM检测。

对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。

图1

人体模型（HBM）的现场模拟

图2 

人体模型（HBM）的等效电路 

图2人体模型（HBM）的等效电路。

人体的等效电阻为1.5kΩ。

　　进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O引脚会进行以下六种测试：

1）PS模式（Pin-to-Vss正极性）：

VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；

图3

2）NS模式（Pin-to-Vss负极性）：

VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；

图4

3）PD模式（Pin-to-VDD正极性）：

VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；

图5

4）ND模式（Pin-to-VDD负极性）：

VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；

图6

5）引脚对引脚正向模式：

引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；

图7

6）引脚对引脚反向模式：

引脚施加负的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。

图8

7）电源对地正向模式：

电源施加正的ESD电压，VSS接地，对VSS放电，其余脚悬空。

图9

8）电源对地反向模式：

电源施加负的ESD电压，VSS接地，对VDD放电，其余脚悬空。

图10 

当ESD发生在芯片上时，芯片会发生失效故障，这个失效可能是短暂的，也有可能是不可恢复的永久伤害。

失效常常表现在芯片电源电压被拉低、I/O输出电压异常。

对于芯片的ESD我们可以通过搭建外部的保护电路对比较容易受伤害的Pin进行保护，但是很多时候这些算是额外的设计在整体系统设计中是不被允许，所以芯片内部的自我保护措施就变得非常重要，而且也能更加有效地对芯片中比较脆弱的Pin进行更好的保护，保障芯片的稳定长久工作。

Part3、CMOS集成电路的ESD保护设计

1、ESD保护原理及原则

ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。

这个低阻旁路不但要能吸收ESD电流，还要能钳位工作电路的电压，防止工作电路由于电压过载而受损。

这条电路通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作电路有影响。

在集成电路设计阶段，使用器件对集成电路进行ESD保护时,常用器件为栅极接地NMOS管（GGNMOS）、GDPMOS（栅极接VDD电源的P型MOS管）和SCR（可控硅）等等。

由于GGNMOS与集成电路CMOS工艺很好的兼容性,GGNMOS得到了广泛的应用。

GGNMOS及寄生NPN结构如图11所示,GGNMOS传输线脉冲（transmissionlinepulse,TLP）测试曲线如图12所示。

图11

图12

图11NMOS管有一个横向寄生N-P-N（源极-P型衬底-漏极）晶体管。

Rsub为衬底电阻图12ESD设计窗口。

当在一压点（PAD）上加ESD正向脉冲时,高静电电压加在漏结上（N+/P）,该结反偏,器件进入高阻抗状态,直到达到雪崩击穿（一次击穿）电压为止,在图12中对应一次击穿电压为Vt1,在耗尽区产生的电子-空穴对,电子被漏极接触电极收集,而空穴被衬底接触电极收集,由于衬底寄生电阻RSUB的存在,使衬底电压升高,当达到能使源PN结正偏时,电子从源区注入漏区,NMOS管内部的寄生双极型NPN管开启,GGNMOS进入微分负阻区。

此时由正向导通的寄生双极型NPN泄放ESD电流,MOSFET源漏电压降至接近寄生的双极型晶体管的集电极-发射极导通电压。

当电流继续上升,在漏端的碰撞离化点附近大的载流子密度使得电流密度非常大,产生局部“热点”,当流过器件漏端的电流密度过大,就会造成热击穿。

通常漏端的热击穿点位于栅边缘附近,热击穿对应的击穿电压为二次击穿电压Vt2。

当使用GGNMOS作为集成电路的ESD保护电路的器件时,为得到良好的ESD性能,通常需要降低一次击穿电压Vt1和增加二次击穿电流It2。

增加It2最常用的方法是增加保护管的面积（采用多指条晶体管）,其结构就相当于多个单指条的NMOS并联在一起。

采用多指条晶体管的方法提高GGNMOS管的ESD性能时,由于工艺不平整性或者衬底等效电阻大小不一,当ESD应力来临时,往往出现某个指条首先导通,导致ESD电流只从该指条泄放,其它指条形同虚设,降低了多指条晶体管的ESD性能,为提高ESD性能,则需要使其所有指条在ESD应力来临时都导通,为此需要提高GGNMOS管的二次击穿电压Vt2,因此,提高GGNMOS的ESD性能就要降低Vt1,增大It2或者Vt2。

静电放电（ESD，ElectrostaticDischarge）给电子器件环境会带来破坏性的后果。

它是造成集成电路失效的主要原因之一。

随着集成电路工艺不断发展，互补金属氧化物半导体（CMOS，ComplementaryMetal-OxideSemiconductor）的特征尺寸不断缩小，金属氧化物半导体（MOS,Metal-OxideSemiconductor）的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。

2、CMOS电路ESD保护结构的设计

根据ESD的测试方法以及ESD保护电路的原理可知，在芯片中我们需要建立六种低阻ESD电流通路，它们分别是：

1）PAD到VSS的低阻放电通路

2）VSS到PAD的低阻放电通路

3）PAD到VDD的低阻放电通路

4）VDD到PAD的低阻放电通路

5）PAD受到正向ESD放电时，PAD到PAD的通路

6）PAD受到负向ESD放电时，PAD到PAD的通路

7）VDD与VSS之间的电流通路。

注：

PAD是晶圆上的引脚焊块，BondingLine将PAD与引脚连接。

大部分的ESD电流来自电路外部，（CMD模型除外，它是基于已带电的器件通过管脚与地接触时，发生对地放电引起器件失效而建立的），ESD保护电路一般设计在PAD旁，输入输出（I/O,Input/Output）电路内部。

典型的I/O电路示意图如图13，它的工作电路由两部分组成：

输出驱动（OutputDriver）和输入接收器（InputReceiver）。

ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。

具体到I/O，就是与PAD相连的输出驱动和输入接收器。

根据对ESD低阻放电通路的要求，上面六条通路必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地钳位保护电路电压。

而在这两部分正常工作时，不影响电路的正常工作。

图13典型的I/O电路示意图

图14是加入ESD电流通路的I/O电路，在图3所列的所有器件中，HBM模式下输出驱动上的NMOS管是最容易受损坏的。

因此下面会对输出驱动中NMOS管的ESD低阻旁路给出比较详细的介绍。

图14加入ESD电流通路的I/O电路

上图二极管ND是NMOS漏极与P型衬底形成的寄生二极管，二极管PD是PMOS漏极与N阱形成的寄生二极管，VDD与VSS之间的二极管Dp是N阱与P型衬底形成的寄生二极管。

电阻Rs和Rin用于进一步降低被保护器件上的ESD电压。

●PS模式下PAD、VSS之间的ESD低阻旁路

每一个I/O引脚电路中都应建立一个PAD到VSS的ESD保护电路（图15）。

图15PAD对VSS反向ESD放电时的电流通路

常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅（SCR）等。

由于MOS管与CMOS工艺兼容性好，我们常采用MOS管构造保护电路。

CMOS工艺条件下的NMOS管有一个横向寄生N-P-N（源极-P型衬底-漏极）晶体管，如图11（a）所示。

这个寄生的晶体管开启时能吸收大量的电流。

利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS（GGNMOS，GateGroundedNMOS）。

在正常工作情况下，NMOS横向晶体管不会导通。

当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。

一部分产生的空穴被源极吸收，其余的流过衬底。

由于衬底电阻Rsub的存在，使衬底电压提高。

当衬底和源极之间的PN结正偏时，电子就从源发射进入衬底。

这些电子在源极、漏极之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过N-P-N晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。

图12展示了这一过程的I-V特性，其中（Vt1，It1）为衬底和源极之间的PN结正偏，横向晶体管开启时的电压电流，（Vh，Ih）为NMOS横向晶体管的钳位电压和电流，（Vt2，It2）是NMOS横向晶体管发生二次击穿时的电压和电流。

NMOS管正常工作的区域在Vop之内。

为了防止如噪音等外界影响，使NMOS在正常工作区域触发，Vop与Vh之间需要一个安全区。

Vox是NMOS管的栅氧击穿电压。

如果ESD保护器件的电压设计在安全区与栅氧击穿区之间，电流设计在It2以内，ESD保护器件就能在不损伤管子也不影响工作电路的情况下完成对电路的保护。

为了进一步降低输出驱动上NMOS在ESD时两端的电压，可在ESD保护器件与GGNMOS之间加一个电阻（图16）。

这个电阻不能影响工作信号，因此不能太大。

画版图时可采用多晶硅（Poly）电阻。

图17

图18

图17PAD到VSS电流通路的等效电路图18ESD发生时的I-V特性图，电阻Rs会让ODESD耐压值有一个Ir2OD*RS的偏移。

我们可以通过ESD钳制电路的HBM耐压值来推断ESD钳制电路器件的大概宽度。

如果GGNMOS可通的最大电流密度是10mA/μm,则要达到2kVHBM耐压值，这个ESD钳制电路要经受1.33A的电流，NMOS的宽度至少是133μm。

为了在较小的面积内画出大尺寸的NMOS管子，在版图中我们采用常把它画成手指型（finger-type），把NMOS管中的单一“手指”作为一个单元，然后多次引用这个单元。

画版图时应严格遵循I/OESD的设计规则。

在ESD发生时,不一定每一个NMOS“手指”会一齐导通,这样ESD保护电路的有效耐压值就由开始导通的几个NMOS“手指”决定。

为了避免这种情况，提高ESD器件防护能力，可在NMOS栅极和地之间加一个电阻Rgate（图19）。

图19

图20

图19在输出驱动NMOS管栅地间加上电阻图20栅地加电阻后，ESD时的等效电路图Cdg为NMOS管栅漏间的寄生电容。

由于栅漏间寄生电容的存在，ESD瞬态正电压加在PAD上时，图19中NMOS上的栅极也会耦合一个瞬态正电压，因此NMOS上的每一个“手指”会一齐导通,不用到达Vt1就能进入寄生横向晶体管骤回崩溃区（snapbackregion）。

栅极电压由Rgate放电到地。

这个瞬态电压持续的时间由栅漏寄生电容和栅地电阻组成的RC时间常数决定。

栅地电阻必须足够大,保证在电路正常工作时这个栅极耦合NMOS管是关闭的。

只采用初级ESD保护，在大ESD电流时，电路内部的管子还是有可能被击穿。

如图21所示，GGNMOS导通，理想状况下（图21），衬底和金属连线上都没有电阻，吸收大部分ESD电流。

实际情况是如图22，GGNMOS导通，由于ESD电流很大，衬底和金属连线上电阻都不能忽略，此时GGNMOS并不能钳位住输入接收端栅电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。

为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护,如图23，用它来钳位输入接收端栅电压。

在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。

图21理想状况下的电流通路

图22长距离产生的寄生电阻使输入接收中的栅氧被击穿

图23实际解决方法

●NS模式下VSS，PAD之间ESD低阻旁路

在ESD过程中，如果PAD对VSS负向放电，放电通路由p型衬底和每一个与PAD相连NMOS的漏极产生的寄生二极管组成，如图9所示。

此时二极管正向导通，因为二极管正向导通电压小，导通电阻小，有很高ESD防护能力，PAD对VSS的负向放电可以很容易的分布到芯片各个管脚。

●PD模式下PAD，VDD之间ESD低阻旁路

在ESD过程中，如果PAD对VDD正向放电,放电通路由N阱和每一个与PAD相连PMOS的漏极产生的寄生二极管组成。

此时二极管正向导通，有很高ESD防护能力，PAD对VDD的正向放电可以很容易的分布到芯片各个管脚。

图9PAD对VSS反向ESD放电时的电流通路

●ND模式下VDD，PAD之间ESD低阻旁路

在ESD过程中，如果PAD对VDD负向放电，放电通路如图10。

PAD对VDD负向放电通路由PMOS横向寄生晶体管组成。

电路原理和结构与PS模式下PAD到VSS的电路类似。

图10PAD对VDD反向放电电流通路

●VDD，VSS之间ESD低阻旁路

VDD，VSS的PAD上也可能发生ESD事件，因此也需要有ESD保护。

在ESD过程中，如果VDD对VSS正向放电，基本的VDD到VSS的保护电路结构是在VDD和VSS之间加一个大尺寸的GGNMOS（如图11）。

为了提高VDD到VSS之间保护电路的效率，减小电源线间寄生电阻电容对其ESD保护性能的影响，可将这个保护电路复制多份，分布到芯片中去。

　　图11VDD到VSS基本ESD电路保护结构

在ESD过程中，如果VDD对VSS反向放电，ESD电流通过P衬底和N阱形成的二极管被旁路掉，此时这个寄生二极管正向导通，所以它的ESD保护能力强。

●PAD，PAD之间ESD低阻旁路

在PAD到PAD的电流通路中,ESD电流经输入端的ESD保护器件流入电源线,再通过电源线流经各个输出端的ESD保护器件到地。

5综述

ESD保护电路不是单一芯片引脚的问题，它要从整个芯片全盘考虑。

芯片里每一个I/O电路中都需要建立相应ESD保护电路，ESD保护电路在版图中要画在PAD旁。

VDD到VSS之间也需要ESD保护电路，VDD到VSS之间的ESD保护电路在芯片中要能多次引用。

每一个有输入接收端的I/O电路上应加二级ESD保护，二级ESD保护电路在版图中要尽量靠近输入接收端。

电源线用于吸收ESD电流，在版图中尽量画宽，减小电源线上的电阻。