16位精简CPU设计.docx
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16位精简CPU设计
16位精简CPU设计
计算机组成原理课程设计报告
题目名称：
16位精简CPU设计
姓名：
专业：
计算机科学与技术
班级：
学号：
同组人员：
指导老师：
南昌航空大学信息工程学院
2012年1月3日
一、实验目的……………………………………………………………………2
二、实验任务……………………………………………………………………2
三、实验原理……………………………………………………………………2
四、各模块设计分析和设计思路………………………………………………7
1、时钟发生器……………………………………………………………7
2、指令寄存器……………………………………………………………7
3、累加器…………………………………………………………………8
4、算术运算器……………………………………………………………8
5、数据控制器……………………………………………………………8
6、地址多路器……………………………………………………………8
7、程序计算器……………………………………………………………8
8、状态控制器……………………………………………………………9
9、地址译码器……………………………………………………………13
10、ROM和RAM………………………………………………………13
五、各模块的设计与实现………………………………………………………14
1、时钟控制器……………………………………………………………14
2、指令寄存器……………………………………………………………14
3、累加器…………………………………………………………………16
六、各模块的仿真波形与分析…………………………………………………17
1、时钟发生器仿真………………………………………………………17
2、指令寄存器仿真………………………………………………………17
3、累加器仿真……………………………………………………………18
4、整体仿真………………………………………………………………18
七、下载程序指导………………………………………………………………19
八、实验总结与心得……………………………………………………………21
九、参考文献……………………………………………………………………21
一、实验目的
1、熟悉16位CPU各模块的工作原理，从而熟悉CPU的工作机理，也加深对单片机以及嵌入式硬件的工作原理。
2、熟练的利用quartusii9.0做一些中等难度的课题，增加自己的一些实践经验，熟练VHDL的编程。
3、强化自身的系统设计能力，了解系统设计中的一般步骤，增加处理问题的经验。
4、作为对VHDL课程的一种总结，考察对数字系统设计掌握的程度。
5、了解VHDL仿真和综合工具的潜力。
6、展示VHDL设计对软硬件联合设计和验证的意义。
二、实验任务
1、定义五条机器指令，并编写相应的微程序作为模型计算机的控制器；
2、使用电路框图设计模型计算机电路，并下载编程芯片为定制的简单模型CPU；
3、在实验系统上连接输入按键和输出液晶显示屏为输出的模型计算机系统。
三、实验原理
CPU即中央处理单元的英文缩写，它是计算机的核心部件。
计算机进行信息处理可分为两个步骤：
1）将数据和程序（即指令序列）输入到计算机的存储器中。
2）从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。
CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。
因此它必须具有以下基本功能：
a）取指令：
当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发
出指令地址及控制信号。
b）分析指令：
即指令译码。
是对当前取得的指令进行分析，指出它要求什么操作，并
产生相应的操作控制命令。
c）执行指令：
根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通
过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算
结果的处理以及下条指令地址的形成。
注：
指令系统：
本实验采用五条机器指令。
指令编码如下表：
表1指令编码
助记符
操作码
Addr地址码
功能描述
IN
00H
“INPUT”→R0,键盘输入数据
ADDADDR
10H
XXH
R0+[ADDR]→R0
STAADDR
20H
XXH
R0→[ADDR]
OUTADDR
30H
XXH
BUS→”OUTPUT”,显示输出数据
JMPADDR
40H
XXH
ADDR→PC
CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。
可把它
分成八个基本部件：
1）时钟发生器
2）指令寄存器
3）累加器
4）CPU算术逻辑运算单元
5）数据控制器
6）状态控制器
7）程序计数器
8）地址多路器
各部件的相互连接关系见图1CPU结构图，具体的线路连接见图2CPU的线路连接。
其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。
各部件之间的相互操作关系则由状态控制器来控制。
各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。
图1CPU结构图
图2CPU的线路连接
整体的实验原理图
CPU调试电路图
调试CPU需要外围模块，包括RAM和ROM，以及RAM和ROM的选择器。
这样一个完整的ＣＰＵ内部电路就出来了。
四、各模块的设计分析和设计思路
１、时钟发生器
时钟发生器利用外来时钟信号clk来生成一系列时钟信号clk1、fetch、alu_clk送往CPU的其他部件。
其中fetch是外来时钟clk的八分频信号。
利用fetch的上升沿来触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。
clk1信号用作指令寄存器、累加器、状态控制器的时钟信号。
alu_clk则用于触发算术逻辑运算单元。
2、指令寄存器
顾名思义，指令寄存器用于寄存指令。
指令寄存器的触发时钟是clk1，在clk1的正沿触发下，寄存器将数据总线送来的指令存入高8位或低8位寄存器中。
但并不是每个clk1的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。
什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。
load_ir信号通过ena口输入到指令寄存器。
复位后，指令寄存器被清为零。
每条指令为2个字节，即16位。
高3位是操作码，低13位是地址。
（CPU的地址总线为13位，寻址空间为8K字节。
）本设计的数据总线为8位，所以每条指令需取两次。
先取高8位，后取低8位。
而当前取的是高8位还是低8位，由变量state记录。
state为零表示取的高8位，存入高8位寄存器，同时将变量state置为1。
下次再寄存时，由于state为1，可知取的是低8位，存入低8位寄存器中。
3、累加器
累加器用于存放当前的结果，它也是双目运算其中一个数据来源。
复位后，累加器的值是零。
当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk1时钟正跳沿时就收到来自于数据总线的数据。
4、算术运算器
算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等8种基本操作运算。
利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。
5、数据控制器
数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。
有时要传输指令，有时要传送RAM区或接口的数据。
累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。
所以任何部件往总线上输出数据时，都需要一控制信号。
而此控制信号的启、停，则由CPU状态控制器输出的各信号控制决定。
数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。
6、地址多路器
地址多路器用于选择输出的地址是PC（程序计数）地址还是数据/端口地址。
每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址。
后4个时钟周期用于对RAM或端口的读写，该地址由指令中给出。
地址的选择输出信号由时钟信号的8分频信号fetch提供。
7、程序计数器
程序计数器用于提供指令地址。
以便读取指令，指令按地址顺序存放在存储器中。
有两种途径可形成指令地址：
其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。
下面就来详细说明PC地址是如何建立的。
复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行。
每条指令执行完需2个时钟，这时pc_addr已被增2，指向下一条指令。
（因为每条指令占两个字节。
）如果正执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器。
程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。
8、状态控制器
状态控制器由两部分组成：
1.状态机
2.状态控制器
状态机控制器接受复位信号RESET，当RESET有效时通过信号ena使其为0，输入到状态机中停止状态机的工作。
状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。
CPU何时进行读指令读写I/O端口，RAM区等操作，都是由状态机来控制的。
状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起）。
状态控制器的主要思路为在8个时钟周期中对其进行不同的操作，具体如下：
1）第0个时钟，因为CPU状态控制器的输出：
rd和load_ir为高电平，其余均为低电平。
指令寄存器寄存由ROM送来的高8位指令代码。
2）第1个时钟，与上一时钟相比只是inc_pc从0变为1故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。
3）第2个时钟，空操作。
4）第3个时钟，PC增1，指向下一条指令。
若操作符为HLT，则输出信号HLT为高。
如果操作符不为HLT，除了PC增一外（指向下一条指令），其它各控制线输出为零。
5）第4个时钟，若操作符为AND、ADD、XOR或LDA，读相应地址的数据；若为JMP，将目的地址送给程序计数器；若为STO，输出累加器数据。
6）第5个时钟，若操作符为ANDD、ADD或XORR，算术运算器就进行相应的运算；若为LDA，就把数据通过算术运算器送给累加器；若为SKZ，先判断累加器的值是否为0，如果为0，PC就增1，否则保持原值；若为JMP，锁存目的地址；若为STO，将数据写入地址处。
7）第6个时钟，空操作。
8）第7个时钟，若操作符为SKZ且累加器值为0，则PC值再增1，跳过一条指令，否则PC无变化。
A、状态控制器的asm图
状态控制器的asm图如下。
9、地址译码器
地址译码器用于产生选通信号，选通ROM或RAM。
FFFFH---1800HRAM
1800H---0000HROM
10、RAM和ROM
ROM用于装载测试程序，可读不可写。
RAM用于存放数据，可读可写。
五、各模块设计与实现
1、时钟发生器
（1）、其VHDL程序见下面的模块：
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
entityfreqdivideis
port（clk:
instd_logic;
--reset:
instd_logic;
clk1:
outstd_logic;
alu_clk:
outstd_logic;
fetch:
outstd_logic
endfreqdivide;
architecturewinoffreqdivideis
begin
clk1<=notclk;
main:
process（clk）
typestate_typeis（S0,S1,S2,S3,S4,S5,S6,S7,S8）;
variablestate:
state_type:
=S0;
begin
if（clk'eventandclk='0'）then
casestateis
whenS0=>
state:
=S1;
whenS1=>
alu_clk<='1';
state:
=S2;
whenS2=>
alu_clk<='0';
state:
=S3;
whenS3=>
fetch<='1';
state:
=S4;
whenS4=>
state:
=S5;
whenS5=>
state:
=S6;
whenS6=>
state:
=S7;
whenS7=>
fetch<='0';
state:
=S8;
whenS8=>
state:
=S1;
whenothers=>
state:
=S0;
endcase;
elsenull;
endif;
endprocessmain;
endwin;
（2）、VHDL产生的模块图
时钟模块结构图
2、指令寄存器
（1）、其VHDL程序见下面的模块：
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
entityinstrregis
port（clk:
instd_logic;
reset:
instd_logic;
ena:
instd_logic;
data:
instd_logic_vector（7downto0）;
opc_iraddrs1:
outstd_logic_vector（2downto0）;
opc_iraddrs2:
outstd_logic_vector（12downto0）
endinstrreg;
architecturewinofinstrregis
begin
main:
process（clk,reset）
typestate_typeis（S0,S1,S2）;
variablestate:
state_type;
begin
if（clk'eventandclk='1'）then
if（reset='1'）then
opc_iraddrs1<="111";
opc_iraddrs2<="0000000000000";
state:
=S0;
elsif（ena='1'）then
casestateis
whenS0=>
opc_iraddrs1<=data（7downto5）;
opc_iraddrs2（12downto8）<=data（4downto0）;
state:
=S1;
whenS1=>
opc_iraddrs2（7downto0）<=data;
state:
=S0;
whenothers=>
opc_iraddrs1<="ZZZ";
opc_iraddrs2<="ZZZZZZZZZZZZZ";
state:
=S2;
endcase;
elsestate:
=S0;
endif;
elsenull;
endif;
endprocessmain;
endwin;
（2）、VHDL产生的模块图
指令寄存器模块结构图
3、累加器
（1）、其VHDL程序见下面的模块：
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
entityaccumulatoris
port（clk:
instd_logic;
reset:
instd_logic;
ena:
instd_logic;
data:
instd_logic_vector（7downto0）;
accum:
outstd_logic_vector（7downto0）
endaccumulator;
architecturewinofaccumulatoris
begin
main:
process（clk,reset,ena）
begin
if（clk'eventandclk='1'）then
if（reset='1'）then
accum<="00000000";
elsif（ena='1'）then
accum<=data;
elsenull;
endif;
elsenull;
endif;
endprocessmain;
endwin;
（2）、VHDL产生的模块图
累加器模块结构图
六、各模块的波形仿真与分析
1、时钟发生器的仿真
Clk1，alu_clk，fetch的分频情况如图4时钟发生器的仿真波形。
时钟发生器的仿真波形
2、指令寄存器
指令寄存器的仿真波形
3、累加器
累加器的仿真波形
4、整体仿真波形
整体仿真波形
七、程序的下载指导
本实验我们是基于Cyclone系列中的EP1C6Q240C8芯片，通过USBBlaster下载的。
硬件是南昌航空大学的数字系统设计实验板。
要将写好的程序下载到板上运行，应该依照以下步骤：
1）将实验板连接电脑，接上电源，安装程序下载的驱动，驱动usbblstr.inf在Quartus安装目录下，如C:
\altera\90\quartus\drivers\usb-blaster
2）选择芯片，在Quartus中的assignments->device中，设置如图device的设置，
再选择deviceandpinoption，将unusedpin设置为高阻态。
3）分配管脚，在Quartus中的assignments->pins中，将输入输出管脚设置为芯片对应
I/O口。
（可以双击芯片上的管脚设置，时钟有PIN_152管脚接入）
4）下载，在Quartus中的tools->programmer中，mode选择JTAG；然后点击hardwaresetup，选择USBblaster；再addfiles，选择工程的.sof文件；点击start就可开始下载了。
具体如图programmer的设置。
然后再实验板上就可以看到现象了。
device的设置
图21programmer的设置
八、实验总结与心得
通过本次课程设计。
熟练的掌握了quartus的使用方法和一些技巧，为后面的硬件学习积累了一定的经验。
本次课程设计是以《计算机组成原理》为基础的一次课设，对于16位精简CPU的设计在设计的过程中还是遇到了一定的困难，主要是对VHDL语言的应用不熟练，经过多方讨论和查询资料，最终还是按要求完成了本次课程设计的要求。
16位精简CPU的设计主要还是了解了通用微型计算机的组成原理和基本工作原理，在设计的过程中注重查阅资料和小组成员讨论。
通过这次实验，对CPU的工作原理有了深入的了解，也知道了机器码的实现方法，对自己的学习有很大的帮助。
九、参考文献
（1）、白中英，计算机组成原理（第三版），科学出版社，2002.
（2）、白中英，杨春武，计算机组成原理题解、实验（第三版），科学出版社，2002.
（3）、ThomasL.Floyd.DigitalFundamentals,NinthEdition,PearsonPrenticeHall,2006.
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