青岛科技大学EDA实验指导书Word格式.docx
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在文本编辑窗中输入代码。
（3）文件存盘。
保存在建立的文件夹中，存盘文件名应该与实体名一致。
1.1.2创建工程
（1）打开建立新工程管理窗口。
找到创建的文件夹，创建工程。
工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名
（2）将设计文件加入工程中。
工程文件加入的方法有两种：
第一种是单击AddAll按钮，将设定的工程目录中的所有HDL文件加入到工程文件栏中；
第二种方法是单击“Add…”按钮，从工程目录中选出相关的HDL文件。
（3）选择仿真器和综合器类型。
如果都选为默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器。
（4）选择目标芯片。
实验中使用的具体芯片是EPM7128SLC84-15（图2-4）。
EPM7128表示MAX7000S系列及此器件的规模（芯片内有128个宏单元）；
S表示支持在系统编程（ISP）；
LC表示PLCC封装；
84表示该芯片共有84个引脚；
15表示速度级别（从管脚到管脚的延迟大约为15ns）。
（5）工具设置。
不做选择，表示仅选择QuartusII自含的所有设计工具。
（6）结束设置。
1.1.3编译前设置
（1）选择PLD目标芯片。
（2）选择器件的工作方式。
（3）选择目标器件闲置引脚的状态。
1.1.4全程编译
编译过程中要注意工程管理窗口下方的Processing栏中的编译信息。
如果工程中的文件有错误，启动编译后在下方的Processing处理栏中会显示出来（图2-9）。
对于Processing栏显示出的语句格式错误，可双击此条文，即弹出对应的源文件，在深色标记条处即为文件中的错误，再次进行编译直至排除所有错误。
注意，如果发现报出多条错误信息，每次只要检查和纠正最上面报出的错误，因为许多情况下，都是由于某一种错误导致了多条错误信息报告。
1.1.5时序仿真
（1）打开波形编辑器。
（2）设置仿真时间区域。
（3）波形文件存盘。
（4）将工程的端口信号名选入波形编辑器中。
（5）编辑输入波形（输入激励信号）。
对不规则信号可以分段编辑，方法是：
在需编辑的输入信号右侧用鼠标拖动选择时间段，松开鼠标后窗口最左侧的信号按键会变亮，单击所需设置的电平（
），则该时间段就被设为相应的电平。
对于规则信号可以当作时钟信号编辑，方法是：
单击输入信号名s，使之变成蓝色条，再单击左列的时钟设置键（
），在clock窗口中设置CLK的时钟周期（建议大于40ns），Clock窗口中的Dutycycle是占空比，默认为50，即50%占空比。
（6）总线数据格式设置。
（7）仿真器参数设置。
（8）启动仿真器。
（9）观察仿真结果。
1.1.6应用RTL电路图观察器
1.2引脚设置和下载
1.2.1引脚锁定
首先根据电路确定相关信号与引脚编号之间的对应关系，然后再进行引脚锁定。
引脚锁定的两种方法：
（1）选择Assignments菜单中的AssignmentEditor项，即进入编辑窗口。
在Category栏中选择Pin。
（2）引脚锁定还可以用更直观的图形方式来完成：
选择Assignments菜单中的Pins项，将弹出目标器件的引脚图编辑窗口，用鼠标将编辑窗口左侧的信号名逐个拖入右侧器件对应引脚上既可。
这种方法适合于引脚数量较少的目标器件。
1.2.2配置文件下载
（1）打开编程窗口和配置文件。
首先将实验系统和并口通信线连接好，打开电源。
在菜单Tool中选择Programmer，选择JTAG模式（默认），并选中打勾下载文件右侧的第一小方框。
注意要仔细核对下载文件路径与文件名。
如果此文件没有出现或有错，单击左侧AddFile按钮，手动选择配置（下载）文件。
（2）设置编程器。
若是初次安装的QuartusII，在编程前必须进行编程器选择操作。
我们要选择ByteBlasterMV[LPT1]，单击HardwareSetup按钮可设置下载接口方式
（3）编程下载。
设置完成后单击下载开始按钮Start，即进入对目标器件的编程下载操作。
（4）硬件测试。
成功编程下载后，在实验箱上对输入端口的信号进行设置，就可以在输出端口观察到相应的输出。
与理论分析对比，判断是否成功验证。
1.3原理图输入设计方法
2CPLD实验系统简介
实验中所用的实验箱是我们自己开发的“CPLD实验系统”。
所用的可编程逻辑芯片是ALTERA公司的EPLD产品，属MAX7000S系列，型号为：
EPM7128SLC84-15。
该芯片共有84只管脚，其中60只为I/O端口。
2.1“CPLD实验系统”示意图
开关
时钟频率选择
LED
LED七段对应的管脚号
LED选择
蜂鸣器
发光二极管
下载电缆插座
输入端口：
共16个。
其中8个为电平输入（IO40,IO41,IO44,IO45,IO46,IO48,IO49,IO50），由带锁的开关组成，按下时为低电平；
6个为负脉冲输入（IO51,IO52,IO54,IO55,IO56,IO57），由不带锁的开关组成，按一下产生一个负脉冲；
1个是全局时钟（IO83）。
IO58,IO60也可输入时钟，但不能作为全局时钟，在编译前从“Assign”选中“GlobalProjectLogicSynthesis”，在“AutomationGlobal”区域将“Clock”前的“√”取消。
输入时钟的频率可用短路块在1Hz~4096KHz之间选择（电路板右侧）。
输出端口：
共40个。
其中发光二极管是16只（L11,L12,L15—L18,L20—L22,L24,L25,L27--31），高电平有效。
8个七段数码管采用动态显示模式以有效利用有限的端口资源。
位控制端口8个（对应标注在各数码管的下方），高电平有效，可通过短路块选用或直接接地；
字形码端口8个（标注于可编程芯片的左上角），亦是高电平有效。
另外8个电平输入开关也接有LED，也可作为输出显示使用。
音响端口：
端口12接有一只蜂鸣器，在制作有关报警的电路时选用。
使用时只需加上高电平即可发出蜂鸣声；
端口39接有一只扬声器，可输出音乐，使用时需在该端口施加一定频率的交流信号。
另有10只端口备用（P4—P6,P8—P10,P33—P37），可作为输入或输出与外部信号相连。
2.2接口逻辑简述
功能
芯片引脚号
有效电平
位置
16只发光二极管
11,12,15~18,20~22,24,25,27~31
高电平
实验板左侧
8个电平开关
40,41,44,45,46,48,49,50
实验板下部
6个脉冲开关
51,52,54~57
负脉冲
数码管显示位控制端（自左向右）
73~77,79~81
高电平有效
各数码管下方
字形码（hgfedcba）
70~67,65~63,61
可编程芯片左上角
11只备用端口
4~6,8~10,33~37
实验板左边缘
时钟
58,60,83（可作全局时钟）
实验板右侧，可选择
12
扬声器（电子音乐用）
39
交变信号
注：
选择时钟时，用一个短路块选择时钟频率，另一个短路块选择输入管脚。
2.3实验步骤
1.建立文件夹。
以合法的标识符为本次实验建立文件夹，用于存放本次实验所有的文件。
2.编辑源文件。
用图形或文本编辑器编辑源文件，存盘。
3.选择器件。
从菜单“Assignments”下选择“Device”项。
4.项目设定。
存盘时根据提示设定或利用菜单File→NewProjectWizard命令。
5.编译。
从菜单Processing选择“StartCompiler”或点击工具栏图标
。
若编译有错，从第一条开始修改，直至确认无错误信息。
6.建立仿真波形文件。
7.仿真。
从菜单Processing选择“StartSimulator”或点击工具栏图标
8.管脚锁定。
从“Assignments”下选择“Pins”进行设定或点击工具栏图标
锁定后要重新进行编译，才能对芯片编程。
9.编程。
连接好下载电缆并打开电源，从“MAX+plusⅡ”菜单选择“Programmer”或点击工具栏图标
下载。
10.验证。
在实验板上根据需要进行输入信号的设置，并观察输出是否与设计要求一致。
3设计实践
注意事项：
●进实验室后，首先在签到本上签到，不得代签。
●每次实验使用同一台计算机，不得随意调换。
●第一次实验时，请以自己名字的缩写加上班级学号建立自己的目录。
如信息00.3班的王冰同学应以“wb_03_01”为名建立目录。
●每次设计都要在自己的目录下为本项目建立相应的子目录，以便于管理和识别。
所有目录名不用汉字
●每次实验之前都要认真预习，写出预习报告（包括必要的图件和源代码），无预习报告不得进行实验，且算旷课一次，以后也不再另行安排补做。
●在安排的实验时间内若有事不能到实验室，与其他组同学调换，不得随意缺席。
实验一组合电路的设计
一、实验内容：
1.利用VerilogHDL编写一位半加器的代码，在QuartusII完成仿真测试。
2.将前面的设计看成一个元件，利用原理图输入法完成一位全加器电路的设计，完成编译、综合、仿真。
3.在实验箱上完成全加器的硬件测试。
*4.仿照前面的做法完成四位串行加法器的设计。
*5.利用VerilogHDL语言及元件例化语句完成下图所示电路的设计，并完成编译、综合、仿真。
二、实验目的
1.熟悉QUARTUSII的VerilogHDL文本输入和原理图输入的设计流程全过程；
2.学习简单组合电路的设计，多层次电路设计、仿真。
三、实验仪器
微机1台EDA实验箱1个
四、实验说明
参照软件的使用说明完成本实验。
五、实验报告
1.写明实验内容、实验目的、实验仪器；
2.根据以上的实验内容写出源代码，实验步骤；
3.给出半加器、全加的仿真波形图及其分析报告；
4.写明硬件验证时引脚的锁定情况，并简要说明硬件验证的情况。
5.实验过程总结，包括编译过程中出现的问题及解决方法等。
实验二计数器的设计
一、实验内容
1.设计异步清零同步使能十进制加法计数器并完成仿真；
在实验箱上完成硬件验证（用4个发光二极管显示计数值）。
*2.设计七段数码管的译码电路；
*3.用元件例化语句将以上两个模块组合起来，在实验箱上完成硬件验证。
*4.设计异步清零同步使能的1位十进制减法计数器并完成仿真。
*5.利用D触发器设计4位二进制加法计数器，完成仿真。
*6.利用D触发器设计1位十进制加法计数器，完成仿真及硬件验证。
1.熟练掌握QUARTUSII的使用方法；
2.掌握有控制端同步计数器及异步计数器的设计方法。
微机1台EDA实验箱1个
由于实验箱上未设计单位的数码管，所以在显示模块中必须输出一个信号控制数码管的公共端。
所有数码管均为共阴数码管，所以段码高电平有效；
但由于公共端（位码）的驱动电路逻辑上反相，因此输出的位码也是高电平有效。
2.根据要求写出源代码；
3.调试过程分析；
4.给出计数器的仿真结果；
6.写明硬件验证时引脚的锁定情况，并简要说明硬件验证的情况。
实验三数控分频器与电子音乐
1.设计可控分频系数的8位分频器，输入不同的分频系数D，观察仿真波形；
2.设计一段电子音乐（如《生日快乐》），在实验箱上循环演奏。
*3.将8位分频器扩展成n位分频器（利用GENERIC参数）；
*4.利用已设计的8位分频器设计一个电路，使其输出方波的正负脉宽的宽度分别由两个8位输入数据控制。
*5.修改乐谱，演奏其它曲目。
学习数控分频器的设计、分析和测试方法
熟练掌握各种计数器的设计方法。
微机1台EDA实验箱1个
1.数控分频器
分频器的功能就是对输入的时钟信号进行频率变换，也就是将频率较高的输入信号变成频率较低的信号输出。
这实际上是计数器的设计。
如十分频器，就是每当输入十个时钟脉冲时，输出一个脉冲，即输出信号频率为输入信号频率的1/10；
实际上就是设计一个模为十的计数器，每计十个数输出一个脉冲，即实现了输入信号的十分频。
这样产生的输出信号。
其占空比为10%。
如果对输出信号占空比没有要求，则在任一计数值时令输出为1（或0），而其它计数值时输出0（或1）。
但实际应用中可能对输出信号的占空比有具体要求，这时除了考虑分频满足要求外，还要考虑占空比的问题。
对任意占空比，可仍设计一个满足要求分频系数的计数器，但输出要加以控制。
如十分频且占空比为30%，仍设计模10计数器，令计数值<
3时输出高电平，其余计数值则输出低电平。
特别地，若占空比为1：
2，则可将计数器的模设计为分频系数的一半（分频系数应为偶数），在计数值为最大时，输出信号取反。
可控分频系数实际上是将分频系数作为预置数由外部输入，并用其控制计数器的模，当输入的分频系数改变时，计数器的模改变，分频器的输出随之改变，此时占空比不易控制。
2.电子音乐
乐曲演奏的两个要素是每个音符的音高（频率）和音长（持续时间）。
（1）音高
音乐的十二平均率规定每两个八度音（1和i）之间的频率相差一倍。
在两个八度音之间，分为十二个半音，每两个半音的频率比为
低音6为国际标准音高，约440Hz，3和4及7和i之间为半音，其余为全音。
各音对应的频率如上表。
各音阶频率可由较高频率的信号分频后产生，由于音阶频率多为非整数，而分频系数不能为小数，必须将计算所得的分频数四舍五入取整。
为使取整后误差不至于过大，而且不能使分频电路过大，需选择合适的基准频率。
分频输出一般为窄脉冲，用此脉冲驱动扬声器功率不够（声音太小），可用触发器将其展宽为方波，但同时频率也会减半，即音调会降八度。
若要音调不降，可将基准频率提高一倍。
（2）音长
音长根据速度及最小节拍而定。
若将一拍的时长设定为1s，所选曲目的最小节拍为1/4，所以需要一个4Hz的时钟产生1/4拍的时长（由基准频率分频而得），对于音长较长的节拍，如2/4拍，只需将该音名连续记录两次即可。
（3）循环演奏
要求所写乐曲能循环演奏，需一个节拍计数器，记录全曲的总节拍数。
下图是参考示意图（各模块功能可以合并），各模块的说明为：
模块1：
将输入时钟信号clk（128KHz）分频产生节拍时钟clkt（如2Hz）。
（固定分频器）
模块2：
利用节拍时钟clkt对所选曲目的总节拍进行计数。
如《生日快乐》是对半拍子（即八分音符）进行计数，全曲总共48个半拍子，那么此计数器的模就是48，可从0计到47。
（固定模计数器）
模块3：
根据计数值设定对应于曲谱的音高编号。
每个半拍子（计数值）对应的音符编号，用case语句即可。
模块4：
根据音高编号选择分频系数。
相当于前面的频率――分频系数表，用case语句。
模块4也可与模块3合并，即每个节拍直接对应其分频系数。
模块5：
设计可变分频系数的分频器，输出结果为一系列窄脉冲，其频率即为对应音高的频率。
这是可变分频器，可由内容1改造。
模块6：
将窄脉冲展宽为占空比50%的方波，以提高对扬声器的驱动功率。
相当于一个二分频器，即每个时钟边沿，输出取反。
2.计算各音名对应的分频系数填入表中，并说明选用的输入时钟频率；
3.根据以上的要求写出源代码；
4.调试过程分析（存在的问题及解决方法）；
5.对数控分频器，给出仿真结果，并说明在编辑输入信号时应注意的问题、分频系数的计算等）；
6.对电子音乐，写明引脚的锁定情况，并简要说明硬件验证的情况。
实验四流水灯控制器的设计
1设计能控制九个以上彩灯的控制器，要求有多种花型变化（至少4种）。
*2.设计一个系统，能周期性输出某一脉冲序列，待输出序列可以通过预置输入。
*3.m序列发生器的设计
掌握数字系统中控制模块的设计方法
微机1台
EDA实验箱1个
1.彩灯控制器
（1）设计一种花型的彩灯控制器，并完成硬件测试。
（2）在此基础上完成多种花型（四种以上）的彩灯控制器，要求各种花型可以自动变换、循环往复（如每种花型显示两遍，换另一种；
所有花型显示完后，再从头开始）。
（3）系统时钟频率只有一个，其余时钟频率自行产生。
（4）控制器可以作为一个整体设计，也可以分成几个模块（如分为时序控制模块用于产生各种时钟，以及彩灯控制模块等）。
2.序列发生器
序列发生器用于产生一个或一组特定的二进制序列。
序列发生器可以产生一个固定序列，也可以通过预置改变序列。
前者输入信号只有一个，即时钟；
而后者则要有预置端口。
设计方法有多种：
（1）利用状态机设计：
每个状态输出序列中的一位，序列有多长就要用多少个状态。
（2）利用移位寄存器：
设计串入/串出或并入/串出的循环移位寄存器。
当预置所需的序列后，在时钟的作用下循环移位输出。
（3）其它方法，如m序列产生器。
3.m序列发生器
m序列是最常用的一种伪随机序列，是最长线性反馈移位寄存器序列的简称。
带线性反馈逻辑的移位寄存器设定各级寄存器的初始状态后，在时钟触发下，每次移位后各级寄存器状态会发生变化。
其中一级寄存器（通常为末级）的输出，随着移位时钟节拍的推移会产生一个序列，称为移位寄存器序列。
该序列为周期序列，其周期不但与移位寄存器的级数有关，而且与线性反馈逻辑有关。
在相同级数情况下，采用不同的线性反馈逻辑所得到的周期长度不同。
此外，周期还与移位寄存器的初始状态有关。
但在产生最长线性反馈移位寄存器序列时，初始状态并不影响序列的周期长度，关键在于得到合适的线性反馈逻辑。
LFSR（LinearFeedbackShiftRegister）即线性反馈移位寄存器，是一种十分有用的时序逻辑结构，广泛用于伪随机序列发生、可编程分频器、CRC校验码生成、PN码等，其结构是由移位寄存器加上XOR构成，不同的XOR决定了不同的生成多项式。
如图其生成多项式为
自己设计一个LFSR，其生成多项式为
观察记录产生的码序列。
根据以上的实验内容写出实验报告，包括设计原理、状态转换图、源代码、仿真与验证过程分析。
实验五24秒倒计时定时器
1.设计24秒倒计时定时器，在实验箱上完成硬件测试。
*2.设计一个电子表，能显示时间，并可以校准时间。
熟悉多层次系统的设计
四、实验要求
1具有显示24秒的倒计时功能。
2设置外部操作开关，能对计时器直接复位、启动。
3计时器为递减计时，计时间隔为1秒。
4计时器递减到零时，数码显示器不能灭灯，同时发出声光报警信号。
五、实验说明
该计时器包括秒脉冲发生器（若外接1Hz的时钟，该模块可省略）、计数器、译码显示电路、控制电路及报警电路等部分。
在进行设计前，先进行逻辑功能的划分，然后设计各个模块，最后完成整个定时器的设计。
结构示意图如下：
分频模块：
对输入时钟进行分频。
输入时钟选200Hz以上，分频后产生两个时钟：
clk1频率为1Hz，用于计时，clk2用于动态显示。
计时模块：
实现24S倒计时。
为便于显示，直接用两位BCD码形式计数。
显示模块：
为节省I/O端口资源，采用动态显示（实验箱只支持动态显示）。
用clk2控制显示速度，由位选信号控制数码管，输出数据为共阴数码管的译码输出。
六、实验报告
1.根据示意图写出源代码；
2.总结调试情况；
3.说明引脚的锁定情况；
4.说明在实验箱上的验证情况。
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