FPGA设计基础Word文件下载.docx
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虽然时序分析已经是按芯片在最差状况下的时序特性来分析，但多留一点余量还是有好处。
2）时钟：
时钟在同步设计中是非常重要的。
（a）时钟当然得用专用时钟引脚输入，用普通I/O会导致更严重的时钟偏移。
高时钟偏移会导致holdtime违规。
时钟在芯片内部会使用全局时钟网络，全局异步复位信号也可以使用全局时钟网络。
全局时钟网络能保证信号1点到多点的相同延迟。
也就是说，某个信号，从输入引脚，通过全局时钟网络，到内部的各个寄存器，虽然走的是不同路径，但这些路径的延迟是一样的。
（b）组合逻辑不能处理毛刺，对组合逻辑的输入信号，用高频时钟过滤毛刺，对组合逻辑的输出信号，也可以用高频时钟过滤毛刺。
（c）使用PLL，可以对时钟分频。
PLL还可以精确控制输出时钟的相位。
（d）使用PLL对时钟相位改变，比使用非门效果更好。
（e）对于一个PLL，可以设置一个主时钟和一个备用时钟。
（f）建议使用Altera提供的专门模块altclkcrtl来实现门控时钟。
如果只是想控制输出的稳态，可以对输入加上ena信号，这样还是保持了同步设计。
门控时钟和非门控时钟之间是非同步的。
门控时钟的控制信号，必须滤除毛刺，否则会影响输出的时钟。
对时钟进行门控的位置尽量靠近时钟源，可以减少时钟延迟。
3．芯片级的复位
CycloneIII芯片，支持芯片级的复位，包括清除M9K中的内容。
需要开启DEV_CLRn
引脚功能。
该引脚默认为普通I/O。
4．寄存器上电电平
可以设置寄存器上电时是高电平还是低电平。
当然默认是低电平。
通过设置Power-Up
Level参数实现。
5．设计约束
QuartusII提供了设计约束检查功能，通过该检查，能提高设计的可靠性。
检查包括时
钟，复位，异步设计等。
该项功能默认没有开启。
6．分层和基于团队的设计
增量编译，可以减少设计迭代需要的时间，减少时序收敛需要的时间。
对设计分区（分
割），是增量编译的基础。
如果用第三方的综合工具，需要生成若干独立的.vqm或者.edf文件。
顶层的各个模块之间，最好只有互连线，而没有任何逻辑，逻辑都应包含在各个模块内
部。
时序预算和资源分配：
模块内部的时序路径可以单独优化好。
但如果是跨分区的时序路
径，只能在集成后优化。
这些时序路径可以通过加上约束来达到要求。
资源的分配也要提前计算好，以免集成后出现冲突。
除了常见的资源，注意全局时钟资源也是有限的。
计划从底向上和基于团队的流程：
在进行底层设计前，必须要知道顶层的相关信息，包
括引脚分配，物理约束和时序要求等。
QuartusII提供了一些脚本（Generatebottom-updesignpartitionscripts）来实现顶层信息向底层的传递。
可以通过LogicLock实现对设计在物理上分区。
通常对时序要求很难达到的模块，才进
行LogicLock。
对一般模块进行LogicLock反而降低了布局的灵活性。
QuartusII的ChipPlanner功能，可以精确到对寄存器进行布局，估算物理延迟，观察模块间的连接。
7、功耗优化
时序约束比功耗优化的优先级要高，得先满足前者再考虑后者。
软件包含了功耗优化的
向导，易于使用。
DSE也是一个很好的优化工具。
1）时钟功耗管理。
QuartusII会自动对时钟网络的功耗进行优化。
也可以自己使用门控
时钟来减少功耗。
2）减少内存功耗的方法是，使用内存的门控时钟信号。
3）决定I/O功耗的因素包括：
负载电容，输出频率，输出电压摆幅。
电压参考的I/O标
准（比如SSTL）的电压摆幅比LVTTL和LVCMOS要低，因此动态功耗低一些。
但静态功耗反而高一些。
4）在复杂的组合逻辑中插入寄存器，能减少毛刺带来的动态功耗，但也增
加了寄存器功耗。
5）结构优化。
使用DSP模块进行数学计算，而不是使用LE。
大的移位寄存器使用ram资
源实现的FIFO，而不是使用LE。
这样都能减少功耗。
8、I/O考虑
I/O的设计流程包括：
创建pin相关的配置，验证配置是否符合规则。
管脚分配工具（PinPlanner）：
PackageView（默认视图）：
提供了可视化的芯片封装，能
更直观的分配管脚，避免拥挤。
能用不同的方式显示芯片的封装，包括分bank,显示差分管脚，显示已分配管脚等。
如果你分不清芯片的哪一边是TOP，可以使用ShowEdges，然后你就知道了，bank12是LEFT,bank34是BOTTOM,bank56是RIGHT，bank78是TOP。
PadView：
提供了芯片核心（裸片）的引脚分布顺序。
注意某些引脚分布规则，在芯片
封装后（比如BGA封装）可能难以理解，但看看裸片的引脚分布就知道了。
PinMigrationView：
如果你设计时要考虑器件迁移（兼容），那么用这个视图是最方便
的，选择好要兼容的器件，直接就会生成每个引脚的最终选择。
按照这个视图的结果做封装就可以了。
配置工具（AssignmentEditor），管脚相关的配置：
1）输出电流（CurrentStrength）：
每个I/O标准都可以配置输出电流大小。
注意增大电
流，会提高I/O性能，但也会提高噪声。
电流过小也会有影响，特别是对输出的时钟信号。
因此选择合适的电流大小很重要。
2）摆动（变化）速率控制（slewratecontrol）：
对于高速的数据总线，Altera建议打
开这项设置，用来降低SSO干扰。
这项设置只支持单端的I/O标准，大于等于8mA以上的电流。
这项设置的具体使用，会再补充。
3）片内串行匹配（OCT）：
OCT有两种模式，校准和非校准。
在非校准的情况下，默认选择
25欧和50欧的电阻。
校准模式下，RUP和RDN管脚需要连接25欧或者50欧的精密电阻，芯片会在FPGA的配置时期，进行校准，设置更准确的OCT值。
4）专用差分输出缓冲单元：
left和right的I/Obank有此单元，最大LVDS输出速率达
840Mbps,且不需要外部的发送匹配电阻。
这个单元还能对输出信号进行可选择的预加重。
信号在线缆中传输时，高频成分的衰减，相对于低频成分要大。
因此在输出时，对高频成分适当放大，这样能减少接收端的高频成分和低频成分的不平衡。
注意配置选项的名称为（ProgrammablePre-emphasis）。
9、PLL考虑
CycloneIII有4个独立的PLL单元（EP3C5和EP3C10只有2个）。
PLL的输入时钟只能是
专用时钟输入或者是另一个PLL的输出时钟。
PLL的C0输出到专用时钟输出脚，可以达到最好的布线效果。
PLL模块可以进行功能仿真和时序仿真。
10、配置软件的设置
1）可选的配置管脚。
Enableuser-suppliedstart-upclock（CLKUSR），这个选项用来
控制，是否使用外部时钟来初始化FPGA。
FPGA默认用10MHz的内部时钟来初始化。
EnableINIT_DONEoutput，这个选项如果打开，当FPGA配置完成时，该管脚会由低变高。
如果使用，需要外部10K欧的上拉。
2）自动重配。
打开auto-restartconfigurationaftererroroption这个选项，当FPGA
配置错误时，会自动重新配置。
3）估算配置文件大小。
rbf格式的文件大小，最接近原始的未压缩文件大小。
4）转换配置文件的格式。
可以把原始的sof文件转化为pof,hexout,rbf,ttf,rpd,jic
这些格式。
pof和jic是QuartusII烧写软件支持的格式，其它格式用于其它烧写软件。
如果要做到多器件配置，可以把多个sof合在一起，转化为一个配置文件。
合在一起的顺序需要注意，和配置的顺序是相关的。
11、有效pin的布局
1）I/O配置检查。
StartI/OAssignmentAnalysis命令，可以用来检查I/O配置有没
有违规的地方。
2）直流相关。
输入或者输出电流过大都会损坏芯片。
每个I/O引脚，最大输出40mA,输入25mA。
引脚如果要拉高或者拉低，一定要串联外部电阻。
还要注意，连续引脚的总输出电流是有限制的。
因此，尽量分散管脚的使用，而且适当限制电流是有必要的.
二、FPGA设计思想
FPGA/CPLD的设计思想与技巧是一个非常大的话题，本文仅讨论的四种常用FPGA/CPLD设计思想与技巧：
乒乓操作、串并转换、流水线操作、数据接口同步化，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。
1.乒乓操作
“乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图1所示。
乒乓操作的处理流程为：
输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM（DPRAM）、单口RAM（SPRAM）、FIFO等。
在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”；
在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择，送到“数据流运算处理模块”进行运算处理；
在第3个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”，同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理。
如此循环。
乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。
把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。
所以乒乓操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。
乒乓操作的第二个优点是可以节约缓冲区空间。
比如在WCDMA基带应用中，1个帧是由15个时隙组成的，有时需要将1整帧的数据延时一个时隙后处理，比较直接的办法是将这帧数据缓存起来，然后延时1个时隙进行处理。
这时缓冲区的长度是1整帧数据长，假设数据速率是3.84Mbps，1帧长10ms，则此时需要缓冲区长度是38400位。
如果采用乒乓操作，只需定义两个能缓冲1个时隙数据的RAM（单口RAM即可）。
当向一块RAM写数据的时候，从另一块RAM读数据，然后送到处理单元处理，此时每块RAM的容量仅需2560（38400/15）位即可，2块RAM加起来也只有5120位的容量。
另外，巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。
如图2所示，数据缓冲模块采用了双口RAM，并在DPRAM后引入了一级数据预处理模块，这个数据预处理
可以根据需要的各种数据运算，比如在WCDMA设计中，对输入数据流的解扩、解扰、去旋转等。
假设端口A的输入数据流的速率为100Mbps，乒乓操作的缓冲周期是10ms。
以下分析各个节点端口的数据速率。
A端口处输入数据流速率为100Mbps，在第1个缓冲周期10ms内，通过“输入数据选择单元”，从B1到达DPRAM1。
B1的数据速率也是100Mbps，DPRAM1要在10ms内写入1Mb数据。
同理，在第2个10ms，数据流被切换到DPRAM2，端口B2的数据速率也是100Mbps，DPRAM2在第2个10ms被写入1Mb数据。
在第3个10ms，数据流又切换到DPRAM1，
DPRAM1被写入1Mb数据。
仔细分析就会发现到第3个缓冲周期时，留给DPRAM1读取数据并送到“数据预处理模块1”的时间一共是20ms。
有的工程师困惑于DPRAM1的读数时间为什么是20ms，这个时间是这样得来的：
首先，在在第2个缓冲周期向DPRAM2写数据的10ms内，DPRAM1可以进行读操作；
另外，在第1个缓冲周期的第5ms起（绝对时间为5ms时刻），DPRAM1就可以一边向500K以后的地址写数据，一边从地址0读数，到达10ms时，DPRAM1刚好写完了1Mb数据，并且读了500K数据，这个缓冲时间内DPRAM1读了5ms；
在第3个缓冲周期的第5ms起（绝对时间为25ms时刻），同理可以一边向500K以后的地址写数据一边从地址0读数，又读取了5个ms，所以截止DPRAM1第一个周期存入的数据被完全覆盖以前，DPRAM1最多可以读取20ms时间，而所需读取的数据为1Mb，所以端口C1的数据速率为：
1Mb/20ms=50Mbps。
因此，“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。
同理，“数据预处理模块2”的最低数据吞吐能力也仅仅要求为50Mbps。
换言之，通过乒乓操作，“数据预处理模块”的时序压力减轻了，所要求的数据处理速率仅仅为输入数据速率的1/2。
通过乒乓操作实现低速模块处理高速数据的实质是：
通过DPRAM这种缓存单元实现了数
据流的串并转换，并行用“数据预处理模块1”和“数据预处理模块2”处理分流的数据，是面积与速度互换原则的体现！
2.串并转换设计技巧
串并转换是FPGA设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。
串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、RAM等实现。
前面在乒乓操作的图例中，就是通过DPRAM实现了数据流的串并转换，而且由于使用了DPRAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。
如无特殊需求，应该用同步时序设计完成串并之间的转换。
比如数据从串行到并行，数据排列顺序是高位在前，可以用下面的编码实现：
其中，prl_temp是并行输出缓存寄存器，srl_in是串行数据输入。
对于排列顺序有规定的串并转换，可以用case语句判断实现。
对于复杂的串并转换，还可以用状态机实现。
3.流水线操作设计思想
流水线处理是高速设计中的一个常用设计手段。
如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。
流水线设计的结构示意图如图3所示。
其基本结构为：
将适当划分的n个操作步骤单流向串联起来。
流水线操作的最大特点和要求是，数据流在各个步骤的处理从时间上看是连续的，如果将每个操作步骤简化假设为通过一个D触发器（就是用寄存器打一个节拍），那么流水线操作就类似一个移位寄存器组，数据流依次流经D触发器，完成每个步骤的操作。
流水线设计时序如图4所示。
流水线设计的一个关键在于整个设计时序的合理安排，要求每个操作步骤的划分合理。
如果前级操作时间恰好等于后级的操作时间，设计最为简单，前级的输出直接汇入后级的输入即可；
如果前级操作时间大于后级的操作时间，则需要对前级的输出数据适当缓存才能汇入到后级输入端；
如果前级操作时间恰好小于后级的操作时间，则必须通过复制逻辑，将数据流分流，或者在前级对数据采用存储、后处理方式，否则会造成后级数据溢出。
在WCDMA设计中经常使用到流水线处理的方法，如RAKE接收机、搜索器、前导捕获等。
流水线处理方式之所以频率较高，是因为复制了处理模块，它是面积换取速度思想的又一种
具体体现。
4.数据接口的同步方法
数据接口的同步是FPGA/CPLD设计的一个常见问题，也是一个重点和难点，很多设计不稳定都是源于数据接口的同步有问题。
在电路图设计阶段，一些工程师手工加入BUFT或者非门调整数据延迟，从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。
还有一些工程师为了有稳定的采样，生成了很多相差90度的时钟信号，时而用正沿打一下数据，时而用负沿打一下数据，用以调整数据的采样位置。
这两种做法都十分不可取，因为一旦芯片更新换代或者移植到其它芯片组的芯片上，采样实现必须从新设计。
而且，这两种做法造成电路实现的余量不够，一旦外界条件变换（比如温度升高），采样时序就有可能完全紊乱，造成电路瘫痪。
下面简单介绍几种不同情况下数据接口的同步方法：
1.输入、输出的延时（芯片间、PCB
布线、一些驱动接口元件的延时等）不可测，或者有可能变动的条件下，如何完成数据同步。
对于数据的延迟不可测或变动，就需要建立同步机制，可以用一个同步使能或同步指示信号。
另外，使数据通过RAM或者FIFO的存取，也可以达到数据同步目的。
把数据存放在RAM或FIFO的方法如下：
将上级芯片提供的数据随路时钟作为写信号，将数据写入RAM或者FIFO，然后使用本级的采样时钟（一般是数据处理的主时钟）将数据读出来即可。
这种做法的关键是数据写入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，
就要求应该有一个与数据相对延迟关系固定的随路指示信号，这个信号可以是数据的有效指示，也可以是上级模块将数据打出来的时钟。
对于慢速数据，也可以采样异步RAM或者FIFO，但是不推荐这种做法。
数据是有固定格式安排的，很多重要信息在数据的起始位置，这种情况在通信系统中非常普遍。
通讯系统中，很多数据是按照“帧”组织的。
而由于整个系统对时钟要求很高，常常专门设计一块时钟板完成高精度时钟的产生与驱动。
而数据又是有起始位置的，如何完成数据的同步，并发现数据的“头”呢？
数据的同步方法完全可以采用上面的方法，采用同步指示信号，或者使用RAM、FIFO缓存一下。
找到数据头的方法有两种，第一种很简单，随路传输一个数据起始位置的指示信号即可，对于有些系统，特别是异步系统，则常常在数据中插入一段同步码（比如训练序列），接收端通过状态机检测到同步码后就能发现数据的“头”了，这种做法叫做“盲检测”。
上级数据和本级时钟是异步的，也就是说上级芯片或模块和本级芯片或模块的时钟是异步时钟域的。
前面在输入数据同步化中已经简单介绍了一个原则：
如果输入数据的节拍和本级芯片的处理时钟同频，可以直接用本级芯片的主时钟对输入数据寄存器采样，完成输入数据的同步化；
如果输入数据和本级芯片的处理时钟是异步的，特别是频率不匹配的时候，则只有用处理时钟对输入数据做两次寄存器采样，才能完成输入数据的同步化。
需要说明的是，用寄存器对异步时钟域的数据进行两次采样，其作用是有效防止亚稳态（数据状态不稳定）的传播，使后级电路处理的数据都是有效电平。
但是这种做法并不能保证两级寄存器采样后的数据是正确的电平，这种方式处理一般都会产生一定数量的错误电平数据。
所以仅仅适用于对少量错误不敏感的功能单元。
为了避免异步时钟域产生错误的采样电平，一般使用RAM、FIFO缓存的方法完成异步时钟域的数据转换。
最常用的缓存单元是DPRAM，在输入端口使用上级时钟写数据，在输出端
口使用本级时钟读数据，这样就非常方便的完成了异步时钟域之间的数据交换。
建议对于高速设计，一定要对周期、建立、保持时间等添加相应的约束。
作用有两点：
a.提高设计的工作频率，满足接口数据同步要求。
通过附加周期、建立时间、保持时间等约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率满足接口数据同步要求。
b.获得正确的时序分析报告。
几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。
静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。
Altera与数据接口相关的常用约束有Period、tsu、tH、tco等。
三、FPGA设计流程
FPGA设计人体分为设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤，设计流程如图2所示。
下面分别介绍各个设计步骤。
1.设计输入
设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式。
HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与VerilogHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。
HDL语言描述在状态机、
控制逻辑、总线功能方面较强，使其描述的电路能特定综合器（如Synopsys公司的FPGA
CompilerII或FPGAExpress）作用下以具体硬件单元较好地实现；
而原理图输入在顶层设计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，另外，在Altera公司Quartus软件环境下，可以使用MomoryEditor对内部memory进行直接编辑置入数据。
常用方式是以HDL语言为主，原理图为辅，进行混合设计以发挥二者各自特色。
通常，FPGA厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。
如
Quartus与Foundation都可以把EDIF网表作为输入网表而直接进行布局布线，布局布线后，可再将生成的相应文件交给第三方进行后续处理。
2.设计综合
综合，就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。
也就是是说，被综合的文件是HDL文件（或相应文件等），综合的依据是逻辑设计的描述和各种约束条件，综合的结果则是一个硬件电路的实现方案，该方案必须同时满足预期的功能和约束条件。
对于综合来说，满足要求的方案可能有多个，综合器将产生一个最优的或接近最优的结果。
因此，综合的过程也就是设计目标的优化过程，最后获
升级会员 