计算机组成原理期中考试Word文档格式.docx

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【答案】：

加法器只能实现两个输入的相加运算，而ALU可以实现多种算术逻辑运算。

在数据通路中有些地方只需做加法运算，如：

指令地址计算时，这时就不需要用ALU，只要用一个加法器即可。

2说明IEEE754浮点数格式中的隐蔽位的含义与用法。

答：

所谓隐蔽位就是浮点数的规格化的最高数值位。

规格化的浮点数其尾数的最高数值位一定是1，所以浮点数在传送与存储过程中，尾数的最高位可以不表示出来，只在计算的时候

才恢复这个隐蔽位。

3．浮点数表示的精度和数值范围取决于什么？

在浮点数总位数不变的情况下，阶码位数越多，则尾数位数越少。

即：

表数范围越大，则精度越差

三．应用题

已知某CPU和存储芯片组成的系统框图如下，其中A15～A0为地址总线，D7～

（2）存贮器总存贮容量为__12K×

8_________。

（3）每组实现位扩展需要的芯片数为_____2________。

（4）现已实现字扩展的组数为__3_____。

（5）写出每组芯片的地址范围（16进制表示）

起始地址终止地址

第一组：

8000H8FFFH

第二组：

9000H9FFFH

第三组：

第四组：

B000HBFFFH

（6）该系统的片选控制采用的是何种译码方式（全译码还是部分译码）___部分译码______。

第二部分

.某浮点数基值为2，阶符1位，阶码3位，数符1位，尾数7位，

阶码和尾数均用补码表示，尾数采用规格化形式，用十进制数写

出它所能表示的最大正数，非0最小正数，最大负数，最小负数。

2.变址寻址和基址寻址的区别是：

在基址寻址中，基址寄存器提

供，指令提供；

而在变址寻址中，变址寄存器提供，指令提供。

3.影响流水线性能的因素主要反映在和

4.设机器数字长为16位（含1位符号位）。

若1次移位需10ns，一

次加法需10ns，则补码除法需时间，补码BOOTH算法最多需要时间。

5.CPU从主存取出一条指令并执行该指令的时间

叫，它通常包含若干个，而后者又包含若干个。

组成多级时序系统。

二、名词解释（8分）

1.微程序控制

2.存储器带宽

3.RISC

4.中断隐指令及功能

三、简答（18分）

1.完整的总线传输周期包括哪几个阶段？

简要叙述每个阶段的工作。

2.设主存容量为1MB，Cache容量为16KB，每字块有16个字，每字32位。

（1）若Cache采用直接相联映像，求出主存地址字段中各段的位数。

（2）若Cache采用四路组相联映像，求出主存地址字段中各段的位数。

3.某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4，现要求优先顺序改为L3,L2,L4,L0,L1，写出各中断源的屏蔽字。

4.某机主存容量为4M×

16位，且存储字长等于指令字长，若该机的指令系统具备120种操作。

操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。

（1）画出一地址指令格式并指出各字段的作用；

（2）该指令直接寻址的最大范围；

（3）一次间址的寻址范围；

（4）相对寻址的寻址范围。

四、（6分）

9⨯设阶码取3位，尾数取6位（均不包括符号位），按浮点补码运算规则计算[25

11-（⨯16]+[24

16）]

五、画出DMA方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。

（8分）

六、（10分）设CPU共有16根地址线，8根数据线，并用MREQ作访存控制

信号，用R/W作读写控制信号，现有下列存储芯片：

RAM：

1K×

8位、2K×

4位、4K×

8位

ROM：

2K×

8位、4K×

以及74138译码器和各种门电路（自定），画出CPU与存储器连接图。

要求：

（1）最大4K地址空间为系统程序区，与其相邻2K地址空间为用户

程序区。

（2）合理选用上述存储芯片，说明各选几片？

写出每片存储芯片的地址

范围。

（3）详细画出存储芯片的片选逻辑。

AiA0AiA0

PD/ProgrCSOE

WE

CS

DnD0

Y7

Y6DnD0Y0

74138

七、假设CPU在中断周期用堆栈保存程序断点，且进栈时栈指针减一，出栈时栈指针加一。

试写出中断返回指令（中断服务程序的最后一条指令），在取指阶段和执行阶段所需的全部微操作命令及节拍安排。

若采用微程序控制，则还需要增加哪些微操作。

（10分）

八、除了采用高速芯片外，从计算机的各个子系统的角度分析，指出6种以上提高整机速度的措施。

一、填空（12分）

1．127；

1/512；

-1/512-1/32768；

-128。

2．基地址；

形式地址；

基地址；

形式地址。

3．访存冲突；

相关问题。

4．300ns；

310ns。

5．指令周期；

机器周期；

节拍。

1．微程序控制

采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。

2．存储器带宽

每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。

3．RISC

RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。

4．中断隐指令及功能

中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。

1．答：

总线在完成一次传输周期时，可分为四个阶段：

申请分配阶段：

由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；

∙

∙寻址阶段：

取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；

∙传数阶段：

主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块；

结束阶段：

主模块的有关信息均从系统总线上撤除，让出总线使用权。

2．答：

（1）若Cache采用直接相联映像：

字块中含64个字节，字块的位数为b=6。

Cache中含有256个字块，所以字块地址位数c=8。

主存容量为1M字节，总位数为20。

主存字块标记位数t=6。

（2）若Cache采用四路组相联映像，

每组含有四个字块，每组含256个字节。

Cache中含有64个字块，所以组地址位数q=6。

主存容量为1M字节，总位数为20。

主存字块标记位数t=8。

3．答：

设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：

4．答：

（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；

（2）-64~63；

（3）2；

（4）216．

16

被加数为

加数为

0,101;

0.100100，[x]补=00,101;

00.1001000,100;

1.010100，[y]补=00,100;

11.010100

（1）对阶：

[△j]补=[jx]补-[jy]补=00,101+11,100=00,001

即△j=1，则y的尾数向右移一位，阶码相应加1，即

[y]’补=00,101;

11.101010

②求和

补+[Sy]补'

补=[Sx]'

补+[Sy]'

[Sx]

=00.100100+11.101010

=00.001110

即[x+y]补=00,101;

00.001110尾数出现“00.0”，需左规。

③规格化

左规后得[x+y]补=00,011;

00.111000∴[x+y]补=00,111;

00.111000

五、（8分）

DMA方式接口电路的基本组成框图如下：

第9/13页

以数据输入为例，具体操作如下：

①从设备读入一个字到DMA的数据缓冲寄存器BR中，表示数据缓冲寄存器“满”（如果I/O设备是面向字符的，则一次读入一个字节，组装成一个字）；

②设备向DMA接口发请求（DREQ）；

③DMA接口向CPU申请总线控制权（HRQ）；

④CPU发回HLDA信号，表示允许将总线控制权交给DMA接口；

⑤将DMA主存地址寄存器中的主存地址送地址总线；

⑥通知设备已被授予一个DMA周期（DACK），并为交换下一个字做准备；

⑦将DMA数据缓冲寄存器的内容送数据总线；

⑧命令存储器作写操作；

⑨修改主存地址和字计数值；

⑩判断数据块是否传送结束，若未结束，则继续传送；

若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。

六、（10分）

方法一：

地址空间描述如下：

ROM对应的空间：

1111

111100001111

1111RAM对应的空间：

1110

1110100000000000

选择ROM芯片为2K×

8位的两片，RAM芯片为2K×

4位的两片ROM芯片1：

11111111ROM芯片2：

11111000

11110000

第10/13页

1111111111101110

0111000011111000

1111000011110000

RAM芯片1、2：

（位扩展）

CPU与存储器连接图见下页：

方法二：

1111

RAM对应的空间：

选择ROM芯片为4K×

8位的一片，RAM芯片为2K×

4位的两片

第11/13页

组合逻辑设计的微操作命令：

取指：

T0：

PC→MAR

T1：

M[MAR]→MDR,PC+1→PC

T2：

MDR→IR,OP[IR]→微操作形成部件执行：

SP→MAR

M[MAR]→MDR

MDR→PC,SP+1→SP

微程序设计的微操作命令：

取指微程序：

T0：

Ad[CMIR]→CMAR

M[MAR]→MDR,PC+1→PCT3：

T4：

MDR→IR,OP[IR]→微操作形成部件T5：

OP[IR]→CMAR

中断返回微程序：

Ad[CMIR]→CMART2：

M[MAR]→MDRT3：

Ad[CMIR]→CMART4：

MDR→PC,SP+1→SPT5：

第12/13页

针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；

针对存储器，可以采用主存-辅存层次的设计和管理提高整机的速度；

针对控制器，可以通过指令流水或超标量设计技术提高整机的速度；

针对控制器，可以通过超标量设计技术提高整机的速度；

针对运算器，可以对运算方法加以改进，如进位链、两位乘除法；

针对I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。

（1）将十进制数+107/128化成二进制数、八进制数和十六进制数（3分）

（1）（+107/128）10=（+1101011/10000000）2=（+0.1101011）2=（+0.153）8=（+6B）16

一、单项选择题（每小题1分，共22分，请将正确答案标号写在各题中的空白处）

1.在机器数________C___中，零的表示形式中惟一的。

A.原码B.补码C.补码和移码D.原码和反码

2．某主存地址线有11根，数据线有8根，则该主存的存储空间大小为_______D____。

A．8位B．88位C．8192位D．16384位

4位的存储器，要组成64KB的主存储器，需要____A___个RAM芯片。

⨯3．Intel2114为1K

A．128B．48C．32D．16

4．原码加减法是指___B____。

A．操作数用原码表示，连同符号位直接相加减B．操作数取绝对值，直接相加减，符号位单独处理C．操作数用原码表示，尾数直接相加减，符号位单独处理

D．操作数用原码表示，根据两数符号决定实际操作，符号位单独处理

5．设某浮点数共12位。

其中阶码含1位阶符共4位，以2为底，补码表示;

尾数含1位

数符共8位，补码表示,规格化，则该浮点数所能表示的最大正数为___C__。

A．2B．2C．2-1D．2-16．通用寄存器组属于____A__的组成部件。

A．运算器B．控制器C．存储器D．适配器

7．如果X为负数，由[X]补求[－X]补是将_____D___。