基于某FPGA的数字时钟设计Word格式.docx
《基于某FPGA的数字时钟设计Word格式.docx》由会员分享，可在线阅读，更多相关《基于某FPGA的数字时钟设计Word格式.docx（12页珍藏版）》请在冰豆网上搜索。
将系统时钟50MHz分频为低频秒计数时钟〔1Hz〕和显示刷新时钟〔1KHz〕。
端口定义：
inputclk;
outputclk1hz,clk1khz;
代码：
modulefp1hz（clk,clk1hz,clk1khz）;
//50MHz
outputclk1hz,clk1khz;
//1Hz、1KHz
reg[24:
0]t1;
regclk1hz;
always（posedgeclk）//分频1Hz
begin
if（t1==25'
d24999999）
begin
t1<
=0;
clk1hz<
=~clk1hz;
end
else
=t1+1'
b1;
end
reg[14:
0]t2;
regclk1khz;
always（posedgeclk）//分频1KHz
if（t2==15'
d24999）
t2<
clk1khz<
=~clk1khz;
=t2+1'
endmodule
时钟处理模块
在秒时钟下计数，实现根本计时器功能，并且添加设置系统时间和闹钟时间以与闹铃功能〔用LED取代〕。
inputclk1hz,rst,set,tim,alarm;
input[3:
0]shi1_in,shi0_in,fen1_in,fen0_in;
output[3:
0]shi1_r,shi0_r,fen1_r,fen0_r;
outputled;
代码：
moduleshizhong（clk1hz,rst,set,tim,alarm,shi1_in,shi0_in,fen1_in,fen0_in,shi1_r,shi0_r,fen1_r,fen0_r,led）;
input[3:
output[3:
outputled;
reg[5:
0]fen,miao;
reg[4:
0]shi;
regflag;
//设置标志位
reg[3:
0]shi1_b,shi0_b,fen1_b,fen0_b;
//闹钟时间暂存单元
always（posedgeclk1hzornegedgerstornegedgesetornegedgetimornegedgealarm）
if（!
rst）//复位清零
miao<
fen<
shi<
elseif（!
set）//设置键按下
flag<
=1;
//标志位置位
elseif（!
tim）//时间设置键按下，将要输入的时间赋给时、分、秒
begin
miao<
fen<
=fen1_in*10+fen0_in;
shi<
=shi1_in*10+shi0_in;
flag<
end
elseif（!
alarm）//闹钟设置键按下，将要输入的时间赋给闹钟时间暂存单元
begin
shi1_b<
=shi1_in;
shi0_b<
=shi0_in;
fen1_b<
=fen1_in;
fen0_b<
=fen0_in;
flag<
end
else//其他情况如此每个CLK1HZ到来，时、分、秒计数
miao<
=miao+1;
if（miao==6'
d59）
begin
miao<
fen<
=fen+1;
if（fen==6'
begin
fen<
shi<
=shi+1;
if（shi==5'
d23）
shi<
end
end
end
always（shiorfenormiao）//将时、分转换成4位数码管格式
begin
shi1_r<
=shi/10;
shi0_r<
=shi%10;
fen1_r<
=fen/10;
fen0_r<
=fen%10;
always（flag）//设置标志位有效时，时、分、秒停止计数
if（flag）
begin
miao<
=miao;
fen<
=fen;
shi<
=shi;
end
regled;
always（posedgeclk1hzornegedgerst）//闹钟时间到，LED亮
if（!
rst）
led<
elseif（（miao==0）&
&
（fen==fen1_b*10+fen0_b）&
（shi==shi1_b*10+shi0_b））
led=1;
显示模块
显示当前时间。
inputclk1khz;
output[6:
0]shi1,shi0,fen1,fen0;
moduledisp（clk1khz,shi1_r,shi0_r,fen1_r,fen0_r,shi1,shi0,fen1,fen0）;
output[6:
reg[6:
always（posedgeclk1khz）
case（shi1_r）//时的十位译码
4'
b0000:
shi1<
=7'
b1000000;
b0001:
b1111001;
b0010:
b0100100;
default:
b1111111;
endcase
case（shi0_r）//时的个位译码
shi0<
b0011:
b0110000;
b0100:
b0011001;
b0101:
b0010010;
b0110:
b0000010;
b0111:
b1111000;
b1000:
b0000000;
b1001:
b0010000;
case（fen1_r）//分的十位译码
fen1<
case（fen0_r）//分的个位译码
fen0<
end
测试与仿真
由于ModelSim仿真中出现一些未知问题，这里采用Quartus自带的仿真工具进展简单仿真。
分频〔fp1hz〕
由于分频1Hz时间太久，所以不做仿真。
从功能仿真图可以看到设定的clk周期为10ns，输出的clk1khz周期为500us，分频次数50,000〔50M÷
1K〕次，满足设计要求。
时钟〔shizhong〕
在没有复位的时候，按下一次“set〞键，这时时间保持不变，在“tim〞键按下后，将时间信息“shi1_in、shi0_in、fen1_in、fen0_in〞输出到“shi1_r、shi0_r、fen1_r、fen0_r〞。
在后续，设置的闹钟时间与系统时间一样时，LED被拉高〔后续局部未截图〕。
显示〔disp〕
通过输出“shi1、shi0、fen1、fen0〞的7位二进制编码，折换成数码管显示的数字，可以发现与输入的“shi1_r、shi0_r、fen1_r、fen0_r〞完全对应，，说明仿真正确。
问题与改良
从题目要求上来看，有些功能还没完全做到，其中包括：
1.在正常计时显示状态下，用户直接按下“alarm〞键，如此已设置的闹钟时间显示在显示屏上。
2.在输入过程中；
输入的数字在显示屏上从右到左依次显示。
3.较长时间，例如5秒，没有按任何键，如此计时器恢复到正常的计时显示状态。
以上都是目前完成的闹钟系统中缺失的，不过该系统根本功能已经完成。
另外，在全编译过程中，虽然没有错误，但是警告数量最多高达50多处，可见代码以与整体框架上还有很多需要改良的地方。
后面需要做的就是将缺失的功能添加进去并且优化代码。
附：
复位时
设置时间后
闹钟时间到
升级会员 