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注
一、选题背景4
二、方案论证4
2.1.设计题目要求4
2.2方案选择与论证5
2.2.1同步电路和异步电路的论证与选择5
2.2.2各种频率时钟信号的产生6
三、单元电路设计原理说明与仿真波形6
3.1分频电路6
3.2防抖电路7
3.3功能控制电路9
3.4电子钟计时与校准电路11
3.4.1位选控制电路11
3.4.2电子钟分秒电路12
3.4.3电子钟时电路14
3.4.4总计时电路15
3.5闹钟设置电路17
3.6开关切换显示电路18
3.7整点报时电路19
3.8开关比较电路20
3.9译码器电路21
3.10总电路21
四、结果分析23
五、课程设计总结24
六参考文献24
一、选题背景
随着电子技术的发展和应用领域的扩大与深入，电子技术的重要性日益突出。
作为一个学自动化的学生，我们必须不断地了解更多的新产品信息，就更加要求我们对专业知识有更深的理解，更强的实验操作能力。
数字钟我们听到这几个字，第一反应就是我们所说的数字，不错数字钟就是以数字显示取代模拟表盘的钟表，在显示上它用数字反应出此时的时间，相比模拟钟能给人一种一目了然的感觉，不仅如此它还能同时显示时、分、秒。
而且能对时、分、秒准确校时，这是普通钟所不及的。
与此同时数字钟还能准确定时，在你所规定的时间里准确无误的想你发出报时声音，提醒你在此时所需要去做的事，更加符合我们的日常生活要求。
二、方案论证
2.1.设计题目要求
①具有正常计时功能，秒、分、时进位正确。
②具有手动校准功能。
可分别对时和分手动校准。
校时通过功能键和另一个校时按钮共同完成。
第一次按功能键，电路处于校时状态，每按一次校准按钮则时计数器加1；
第二次按功能键，电路处于校分，每按一次校准按钮则分计数器加1；
第三次按功能键，每按一次校准按钮则秒计数器加1,第四次按功能键,脱离校准状态,电路正常计时。
③具有整点报时功能。
仿中央人民广播电台整点报时信号,从59分50秒起每隔2秒发出一次低音“嘟”信号，持续时间1秒，间隔时间1秒，连续5次；
到达整点时（00分00秒）发一持续1秒的高音“嘀”信号。
（选做）
④具有可预置的闹时功能（精确到时和分）,闹铃持续1分钟；
预置通过修改方式键设计解决。
（选做）
整个数字钟由时间计数电路、分频器电路、防抖电路、校正电路、整点报时电路与闹钟电路组成。
其中以校正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计；
校时电路可以在接通电源或者计时出现误差时，对时间进行校正。
在小时校正时应不影响分和秒的正常计时，同样在校正分或秒时，也应不影响另外两个的计时功能。
电路的信号输入通过1KHz的信号由分频电路产生，并输入各电路。
2.2方案选择与论证
2.2.1同步电路和异步电路的论证与选择
方案一：
采用同步电路、总线结构，方案图如下：
时钟信号分别加到各个模块，各个模块功能相对独立
方案二采用异步电路、数据选择器
1Hz时钟信号输给秒模块，秒模块的进位输给分模块，分模块的进位和秒模块的进位共同输入给小时的模块。
方案比较：
可用24/（12）、60进制电路实现，电路结构有同步、异步或两者混合，方案一同步通盘考虑多些，但设计难度大，门电路数量也比较多。
异步在总体电路调试难些，出现的问题可能会比较多。
我的方案采用方案一采用同步电路、总线结构，主要功能集中在模块内部，模块功能比较独立，模块间连线简单，易于扩展，秒计数和分计数是60进制，时计数是24进制，为了简化设计，分和秒采用同一模块。
2.2.2各种频率时钟信号的产生
方案一：
数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。
秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。
优点：
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。
方案二：
秒、分计数器为60进制计数器，小时计数器为24进制计数器。
实现这两种模数的计数器采用中规模集成计数器74LS160构成。
简单易懂，比较好调试。
从两个方案来说，结合我们的教学环境、教学形式与可提供的实验环境选择方案二会比较合适，对于学生来说，它更为简单易懂，更加符合学生现今的知识水平，重要的是，它是与学校的实验环境相一致的。
三、单元电路设计原理说明与仿真波形
3.1分频电路
图1分频电路
图2分频电路时序仿真图
简单原理：
“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。
为了从1KHz中得到500Hz的频率，可以用一个D触发器实现，每来一个时钟信号，D触发器就翻转一次，总共来两个时钟信号后触发器就输出一个完整的周期，从而实现二分频，得到500Hz的频率；
同理250Hz的频率也可以加多一个D触发器来实现。
为了得到占空比为50%的1Hz的频率，用D触发器来实现显然是不现实的，，因此我们可以用二—五—十进制加法计数器74LS90来实现。
3.2防抖电路
图3消抖电路
图4消抖电路时序仿真图
原理：
此消抖法虽然需要时钟来实现，但是它只用到了逻辑器件，可直接在CPLD的内部实现按键消抖。
此消抖法的原理和常用的软件消抖法相同，就是当检测到一个脉冲信号时，延时一段时间（这里是1/250s=0.004s=4ms），再检测信号是否仍然存在，如果连续三个4ms内皆检测到高电平时，输出端才会输出一个高电平信号。
如果一个脉冲信号持续时间小于12ms的话，那么消抖器的输出端是不会产生脉冲输出的，这也是不稳定阶段会出现的情况,如果连续三个4ms内皆检测到低电平时，原理一样，输出则为低电平。
因此可以达到消抖的目的。
此方法能可以消除抖动。
从时序仿真图，可以看出，每个按键后的输出都会有一定的延时，确保按键的可靠性，当按键的时间太短或出现抖动时，就不会有信号输出，从而达到想要实现的效果。
3.3功能控制电路
方法一：
这是任务书里面给的方法，但存在竞争冒险现象
计数器的模要根据总体电路的功能数来定，如设计要求第一次按功能键，电路处于校时状态，第二次按功能键，电路处于校分，第三次按功能键，电路处于校秒状态,第四次按功能键,脱离校准状态,电路正常计时。
为了加入闹钟功能且不使用更多的外部资源，本设计将功能键改为第四次按功能键时，电路正常计时，并进入闹钟设时模式，第五次按功能键时，电路处于闹钟设分状态，第六次按功能按键时结束闹钟设置。
功能键被按的次数可以用计数器计数，由于共有六种状态，因此需要六进制的计数器，同样可以用74160实现。
记这六种状态分别为B0、B1、B2、B3、B4、B5，当Bn=0时，电路处于该种状态。
由于B0为电路正常计时的状态，即其他状态无效时的状态，所以B0可用B1B2B3B4B5=1表示。
其真值表如下表1所示：
表1功能按键真值表
按键次数
计数器输出
调时钟
设置闹钟
时
分
秒
DCBA
B1
B2
B3
B4
B5
第六次
0000
1
第一次
0001
第二次
0010
第三次
0011
第四次
0100
第五次
0101
根据真值表可以得到B0、B1、B2、B3、B4、B5逻辑函数，即B1=
，其它可以同理类推得到，所以其电路原理图如下图2所示：
我在此采用两种方法设计电路,第二种更好.
图5功能按键电路
图6方法一功能按键时序仿真图
方法二
图7功能键电路图
图8方法二功能键时序仿真图
两种方法比较：
由方法一的时序仿真图可以看出该电路存在竞争—冒险现象，这是由于当计数器74LS160的输出信号不同步变化时，比如QcQBQA从001变化成010的过程中，QA还没有来得及翻转，就会出现QcQBQA瞬间为011的情况，因此E3输出端将会出现一个短暂的尖峰脉冲或毛刺，这可能会导致整个电路出现问题，其他情况也是如此。
为了消除输出端的尖峰脉冲，可以采用方法二74LS138数据选择器作为选通电路，而且它有控制输入端，可以作为选通脉冲的输入端使用，所以选通方法极易实现。
在74LS138的G1端加入选通脉冲，选通脉冲的的有效时间与计数器74LS160的翻转时间错开。
图中选取CLK＇作为74LS138的选通脉冲，因此它需要等到时钟信号为低电平时，它才会选通转态，这是输出计数器的输出已经处于稳定状态，所以就不会出现竞争—冒险现象。
3.4电子钟计时与校准电路
3.4.1位选控制电路
图9位选控制电路
图中的模块为图7的功能键电路图
图10位选控制电路时序仿真图
原理：
当输入引脚E1到E5的信号为低电平时，输入管脚RCO的输入信号将被封锁住，电路输出用于校正的单脉冲，此时进入校正状态，RCO_IN引脚分别接1Hz脉冲或上一级进位就可以对时、分、秒分别进行校正了。
通过按键分别控制F1到F5的状态，F1是时钟的校时或小时的计数信号输出端，F2是时钟的校分或正常计数时钟信号的输出端，F3是时钟的秒的校秒或正常的时钟信号输出端；
F4是闹钟的设置小时的信号输出端，F5为闹钟的设置分钟的信号输出端。
3.4.2电子钟分秒电路
用两片十进制的74160接成同步60进制计数器，该电路采用并行进位和整体同步置数（整体置零）的方式，当59个时钟脉冲来临的时候，进位端RCO输出端翻转为1，有进位信号输出，而且置数端LDN为0，当下一个时钟脉冲来临的时候，电路整体置数为0，重新开始计数，因此整个电路是60进制的。
图11分秒60进制计数器1
图12分秒60进制计数器时序仿真图
两块74LS160之间将第一块的进位输出端RCO接到第二块的计数器状态控制端ET/EP上，第九个时钟脉冲到达之前，ET/EP端一直为0，第二块74LS160一直处于不工作状态，只有当第九个时钟脉冲达到时，第一块芯片输出的进位信号使ET/EP变为1，还要等到下一个时钟脉冲来临的时候，第二块芯片才会加1。
等到60个脉冲来临时，两块芯片都会整体置数，输入端A、B、C、D全部变为0，重新开始计数，这就是同步60进制计数器的原理。
本设计中，我还采用了另一种设计方法的计数器
图1360进制计数器2
主要是采用了异步置零的办法，不需要等待下一个时钟脉冲来临，整个电路就实现了置零的效果。
由于置零信号随着计数器被置零而立刻消失，所以置零信号持续时间较短，如果触发器的复位速度有快有慢，则可能动作慢的触发器还没来得及复位，置零信号已经消失，导致电路的误动作。
因此，这种接法的电路可靠性不高。
为了克服这个缺点，可以用SR锁存器来解决这个问题。
3.4.3电子钟时电路
用两片十进制的74160接成同步24进制计数器，该电路采用并行进位和整体同步置数（整体置零）的方式，当23个时钟脉冲来临的时候，进位端RCO输出端翻转为1，有进位信号输出，而且置数端LDN为0，当下一个时钟脉冲来临的时候，电路整体置数为0，重新开始计数，因此整个电路是24进制的。
等到24个脉冲来临时，两块芯片都会整体置数，输入端A、B、C、D全部变为0，重新开始计数，这就是同步24进制计数器的原理。
从时序仿真图可以看出，整个电路的进位输出端pin_name只有在23个时钟脉冲到来后，才会翻转为低电平，持续一个脉冲周期的时间，其他时间段一直为高电平。
图1424进制计数器
图1524进制计数器时序仿真图
3.4.4总计时电路
该电路采用同步计数的办法，将秒的进位接到分的计数器上，将分和秒的进位经过与门之后才一起接到小时的计数器上，这样就能达到正常的计时功能。
输出管脚的这样排列，是为了仿真时候的方便，不用重新进行管脚的排列，避免了一些不必要和繁琐的步骤。
图16总计时电路
图17仿真图
3.5闹钟设置电路
通过按键选择电路是否处于设置闹钟状态，当按四次按键的时候，电路处于设置闹钟的小时状态，如果按五次按键，电路就处于设置闹钟的分钟状态，再按一次就退出；
当按键输入信号选中闹钟的设置设置小时和分钟，通过校时按键的信号输入，设置时间。
图18闹钟设置电路图
图19闹钟仿真图
3.6开关切换显示电路
下面是开关显示时间电路的时序仿真图和电路原理图
图19时序仿真图
图20电路原理图
当按功能按键进入设置闹钟模式时，可以通过功能按键模块产生高电平控制信号，用该信号即可控制数码管显示时钟还是闹钟，将闹钟与时钟的信号分别和控制信号和控制信号的非求与，即可实现在控制信号为1的时候，时钟的输入信号被封锁住，输出闹钟信号；
在控制信号为0的时候闹钟的信号被封锁住，输出时钟信号。
3.7整点报时电路
前面五声低音信号分别发生在59分的50、52、54、56、58秒，即只有当分十位的b7b5=11，分个位的b4b1=11,秒十位的c7c5=11,秒个位的c1=0时发出低音报时的控制信号。
高音信号发生在00分00秒，可将时钟的分、秒信号都进行或非运算，得到报时的控制信号。
用控制信号控制与门的通断以决定是否输出相应频率报时脉冲。
具体的电路原理图如下图18所示
图18整点报时电路
3.8开关比较电路
为了简化比较电路的设计，可以采用集成数值比较器74LS518对时钟和闹钟的输出信号进行比较，只有当时钟和闹钟的时和分都相等的时候，比较器74LS518才会输出高电平，闹铃的信号输入端导通，使得闹铃的输入信号可以通过，进行报时，这样就大大简化了电路的复杂程度，避免电路的繁琐。
电路中两块芯片之间的与门是确保输出端都为高电平，确保时和分都相同。
当时钟的时分和闹钟设置的时分都一致时，该电路的输出端buzz就会有信号输出，因此闹钟就会响。
图21开关比较电路
3.9译码器电路
图22译码器电路
由于新的验收板块需要自己搭建译码器，因此我在此做了译码器，只要把74LS48译码器的状态控制端都接高电平，再把计数器相关的输出端接到译码器的输入端即可。
3.10总电路
图23总电路
图24仿真图
将电路板的1KHz时钟信号经过分频器后连接到防抖器、计数器和报时器，通过按功能键，选择电路状态，可分别对时和分手动校准。
第三次按功能键，每按一次校准按钮则秒计数器加1,第四次按功能键,设置闹钟的小时，每按一次校准按钮则秒计数器加1；
第五次按功能键,设置闹钟的分钟，每按一次校准按钮则秒计数器加1；
第六次按进入正常计时状态，脱离校准和设置闹钟。
还具有整点报时和闹钟铃响功能。
四、结果分析
从验收的过程来看，首先把电路连接好，分配好管脚，然后再下载。
一开始的时候，我把闹钟设置为3小时，再通过校时和校分电路调节时间为两个多小时，再让电路正常计时。
因此，现在需要看到的效果就是正常计时、切换显示、整点报时和闹钟铃响的效果。
通过控制开关使数码管显示时钟和闹钟的时间，整点报时的前面五声低音信号分别发生在59分的50、52、54、56、58秒，整点时响的声音更快和洪亮。
在验收过程中，我把闹钟调到3：
00:
00,再把时钟设置为2:
58，让它正常计时，当我把切换显示开关拨到显示闹钟时间的时候，电路能够正确显示3:
00；
当时间走到2:
59:
50时，蜂鸣器能够正常报时，每隔两秒响一次，持续时间为一秒；
当时间走到3:
00时，蜂鸣器既整点报时也会闹钟铃响，持续时间刚好为一分钟。
这说明电路能够实现基本功能，并且没有错误，电路的功能有计时、校时、报时和设置闹钟。
五、课程设计总结
转眼间，为期一周的数字电路课程设计就结束了。
通过这一周的课程设计，我拓宽了知识面，锻炼了能力，综合素质得到较大提高。
设计，给人以创作的冲动。
一、一开始，由于一开始对quartusii软件的不太熟悉，很多方便快捷的功能都不了解，因此在看仿真波形的时候，会很乱，很难直观了解仿真波形是否正确，后来，我通过查找XX解决了这个问题。
二、由于我对课本知识的掌握得不够全面、细致，使得在设计的过程中状态百出，遇到各种各样的问题，比如：
计数器的进制不正确，这是困扰我整个设计过程的重大问题，为了解决这个问题，有时候会与同学探讨或看书、上网查资料。
三、设计的过程中，还发现计数器的时序余量不够，这个问题我是通过一次次地改善电路原理图的结构来基本实现电路要达到的功能的。
通过这次课程设计我们了解了课程设计的一般步骤、方法和设计中应注意的一些问题。
我觉得这次设计是很有重要意义的，它锻炼了同学们对待问题时的态度和处理事情的能力，了解了各个芯片能够完成什么样的功能，使用芯片时应该注意那些要点，同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。
总之，这次课程设计让我学到了好多东西，这种课程设计对一个大学生是非常重要的，最后非常感谢学校给我们提供这样的学习机会。
六、参考文献
[1]阎石注.数字电子技术基础.北京：
高等教育出版社，2006.5
[2]王永军，李景华编著.数字逻辑与数字系统.北京：
电子工业出版社，2002
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