电子科技大学数字式秒表设计与实现实验报告.docx
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电子科技大学数字式秒表设计与实现实验报告
数字式秒表设计与实现
指导老师:
学号:
本文主要介绍了基于FPGA使用VHDL语言的数字式秒表的设计开发流程。
该设计以VHDL作为硬件开发语言，以ISE作为软件开发平台，成功的实现了数字式秒表的计数、清零、暂停等功能。
并使用了ModelSim仿真软件对各个单元电路模块进行了仿真，且完成了综合布局布线，最终下载到电路板上，实际测试
结果良好。
关键字：
FPGA,VHDL，数字
数字式秒表设计与实现
第一章引言
1.1选题背景
1.2实验方式
1.3技能培养
第二章基于FPGA的VHDL设计流程
2.1
1
5.
5
6.
概述
VHDL语言介绍
2.2.1VHDL的特点..
2.2.2VHDL开发流程
FPGA开发介绍
2.3.1FPGA简介.......
2.3.2FPGA开发流程
第三章数字式秒表的软件开发环境
3.1开发环境
3.2ModelSim介绍
3.3ISE介绍
第四章数字式秒表的设计与实现.
2.2
2.3
4.1
任务要求.......
4.2
实验条件.......
4.3
原理框图.......
4.4
各模块的实现
4.4.1
分频器
4.4.2
输入控制电路
4.4.3
计时模块.......
4.4.4
显示模块
分配引脚和下载实现测试结果
4.6
第五章结论
参考文献
致谢
附录
附录1.电子秒表的顶文件
附录2分频器.....
附录3消抖电路
附录4控制电路
附录5十进制计数器...
附录9锁存器
附录10显示电路
.6.
...8
10.
10.
11
12
13.
13
14.
17
1.7.
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18.
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21
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30
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•33
33.
37
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38
39
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40
第一章引言
1.1选题背景
《电子技术综合实验》课程通过引入模拟电子技术和数字逻辑设计的综合应用、基于MCU/FPGA/EDA技术的系统设计等综合型设计型实验，对学生进行电子系统综合设计与实践能力的训练与培养。
通过《电子技术综合实验》课程的学习，使学生对系统设计原理、主要
性能参数的选择原则、单元电路和系统电路设计方法及仿真技术、测试方法拟定
及调测技术有所了解；使学生初步掌握电子技术中应用开发的一般流程，初步建立起有关系统设计的基本概念，掌握其基本设计方法，为将来从事电子技术应用和研究工作打下基础。
1.2实验方式
教师引导下的自主实验
设计的全过程：
方案、电路设计与仿真、设计与实现、测试与调整、总结报告
1.3技能培养
数字电路的综合设计应用
HDL语言
FPGA应用
EDA软件:
ISEModelsim
硬件电路制作或设计，调整与实现
设计文档撰写
资料查阅
第二章基于FPGA的VHDL设计流程
2.1概述
数字秒表是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
秒表的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。
自然我们考虑到现代方法，即EDA。
在EDA设计
工具中，用的最广泛的是VHDL和VERILOG当然还有其它的。
比较VHDL和VERILOG在顶层设计方面VHDL优于VERILOG在门级电路设计方面VERILOG优于VHDL。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。
本次的数字式秒表设计主要是先顶层设计，将秒表的除了外部输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。
在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。
该数字式秒表具有高速、精确、可靠、抗干扰性强和现场可编程等优点。
2.2VHDL语言介绍
VHDL语言是一种硬件描述语言（HardwareDescriptionLanguage，HDL），主要
用在可编程逻辑器件（CPLD/FPGA和专用集成电路（ASIC）两个领域。
写好的
VHDL
程序既可以下载到可编程逻辑器件中实现电路功能，又可以提交到工厂用于ASIC
芯片的流片。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
VHDL
程序结构的特点是将一项工程设计或设计实体（可以是元件、电路模块或系统）分
部的功能与结构这两个方面来描述实体，设计实体定义成功后就可生成共享功能
模块。
在顶层综合或其他设计中就可以直接调用这个实体模块。
这种将设计实体
分成内外部分的概念是VHDL系统设计的基本点。
2.2.1VHDL的特点
VHDL的特点：
1具有更强的行为描述能力
VHDL的硬件描述能力很强，可以用于从门级、电路级直至系统级的描述、仿
真、
综合和调试，从逻辑功能和行为上描述和设计大规模系统，避开了具体器件内部
结构。
2支持层次化和模块化设计
这是运用EDA工具进行电路和系统设计区别于传统设计方法的重要方面，简
化了系统设计，优化了系统结构，提高了系统可靠性。
3可仿真与可综合
仿真是指代码模拟硬件的行为，综合是指将代码转化成可物理实现的电路结
构。
所有的VHDL语句都能用于仿真，但有一部分VHDL语句不能进行综合、翻译成与之对应的硬件电路，并在逻辑器件上实现。
VHDL强大的仿真建模功能使设计者能在系统设计的各个阶段都能十分方便地对数字系统进行仿真验证。
4系统设计与硬件结构无关
VHDL语言对设计的描述具有相对独立性，设计者可以进行独立的设计，可以
不懂硬件的结构，也不必了解最终设计实现的目标器件是什么。
5具有很强的移植能力
VHDL语言描述的设计通用性好，可以被支持VHDL标准的不同工具所支持，具有很强的移植能力。
6VHDL本身的生命周期长。
VHDL的硬件描述与工艺无关，不会因工艺变化而过时，而且与工艺技术有关的参数可以用VHDL提供的属性加以描述，当生产工艺改变时，只需修改程序中相应属性参数即可。
VHDL语言具有强大的语言功能、硬件描述能力和移植能力及设计与器件无关的特性，并且VHDL语言程序易于共享和复用，因此得到了十分广泛的应用。
2.2.2VHDL开发流程
采用VHDL语言对硬件电路进行描述的过程应该遵循一定的流程，通常情况下,
其流程如图2.2.2-1所示。
图2.2.2-1VHDL设计电路
从流程图可以看出，采用VHDL语言进行硬件电路设计的开发步骤主要包
括以下几步：
1接受电路设计任务
在进行硬件电路系统设计之前，首先作出总体设计方案，然后给出相应的硬件电路系统设计指标，最后将总体方案中各部分电路设计任务和要求下达给相应的设计部门。
2确定电路具体功能
设计人员要具体分析电路的设计要求，确定其要实现的具体功能。
3划分模块、编写程序
利用VHDL语言设计硬件电路通常采用自顶向下的设计方法，从电路设计的总体要求出发，先确定顶层模块并进行顶层模块的设计，然后将顶层模块划分为不同的完成一定逻辑功能的子功能模块，最后再详细设计子功能模块。
模块划分的好坏将会直接影响到最终的电路设计，设计人员在这一步应该花费一定的时间，保证模块划分的最优化。
VHDL语言程序模拟
VHDL语言程序模拟即功能仿真，是利用仿真软件对设计的逻辑功能进行验证，可以在设计的早期发现电路设计上的缺陷和错误，节省设计时间、缩短开发周期。
5综合、优化和布局布线
综合的作用简单的说就将电路设计的较高级抽象层次的VHDL语言描述转化成
底
层电路表示。
优化的作用是将电路设计的时延缩到最小和有效利用资源。
布局布
线的作用是将通过综合和优化所得到的逻辑规划到一个逻辑器件的逻辑结构中，然后将各逻辑单元放置到相应优化的位置，最后再进行逻辑单元之间、逻辑单元和1/O之间的布线，以消除布线延迟。
6布局布线后的程序模拟
布局布线后的程序模拟又称后仿真，既验证设计的逻辑功能，又验证时序。
如果时序不能满足要求，就需要回到前面的步骤重新进行操作。
7生成器件编程文件和进行器件编程
顾名思义，器件编程是针对可编程逻辑器件进行的操作，具体过程是：
将设计描
述经过编译、综合、优化和布局布线的结果，经过一定的映射转化成一个器件编程所用的数据文件格式，然后通过烧片器或者下载电缆将数据文件下载到指定的可编程逻辑器件中去的过程。
2.3FPGA开发介绍
2.3.1FPGA简介
FPGA是20世纪90年代发展起来的，其密度已超过25X104f-JA平，内部门延时小于3ns。
这种器件完成某种特定的功能是完全由用户通过软件进行配置和编程来实现的，而且可以反复擦写，它具有芯片逻辑资源丰富、成本低、功耗小等优势。
此外，它的另一个突出特点是现场编程，在FPGA工作的现场，可以不通过计算机把存于FPGA外的ROM中的编程数据加载给FPGA,通过简单的设备就能改变FPGA中的编程数据，从而改变FPGA执行的逻辑功能。
这种方法也叫做
ICR（haCircuitReconfiguration，在电路上直接配置）编程。
FPGA的这个特点为工程技术人员维修、改进、更新电路逻辑功能提供了方便。
大部分FPGA采用基于SRAM的查找表（LUT,Look.Up.Table）结构。
查找
表本质上就是一个RAM。
若逻辑函数具有11个输入项的话，就需要由输入个数为n、容量为2n个位的RAM单元存放函数值，RAM的地址线起输入线的作用，地址即输入变量，RAM输出为逻辑函数值。
每输入一个信号进行逻辑运算就等于输入一个地址进行查表，地址所对应的内容就是输出。
232FPGA开发流程
图2.3.2-1FPGA开发流程
对于目标器件为FPGA和CPLD的HDL设计，其工程设计的基本流程如图图
2.3.2-1所示。
现具体说明如下：
1、文本编辑：
用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件
2、功能仿真：
将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确
（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿
真）
3、逻辑综合：
将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布
尔表达式。
逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4、布局布线：
将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内
5、时序仿真：
需要利用在布局布线中获得的精确参数，用仿真软件验证电路的
时序。
（也叫后仿真）
6、编程下载：
确认仿真无误后，将文件下载到芯片中
7、硬件测试:
硬件测试的目的是为了在更真实的环境中检验HDL设计的运行情况，特别是对于HDL程序设计上不是十分规范，语义上含有一定歧义的程序。
第三章数字式秒表的软件开发环境
本章主要介绍项目中将要用到了一系列软件，包括用于VHDL语言编写和编译的ISE软件和用于程序仿真的仿真软件ModelSim
3.1开发环境
在考虑各种情况后，在本次设计中，由于选择的FPGA芯片是由Xilinx公司
生产的，所以我们主要使用ModelSim和ISE软件进行仿真和综合。
3.2ModelSim介绍
ModelSim是业界最优秀的HDL语言
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