低噪声CMOS电荷灵敏前置放大器解读Word下载.docx
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噪声的实测结果和理论分析比较吻合,间接测量了使用工艺
NMOS的1f噪声系数,为低噪声设计提供了参考依据。
关键词:
核电子学;
电荷灵敏前置放大器;
CMOS电路
中图分类号:
TL821;
A
文章编号:
100020054（2203
Low-noiseCMOScharge-sensitive
preamplifier
DENGZhi,KANGKejun,CHENGJianping,LIUYinong
（DepartmentofEngineeringPhysics,TsinghuaUniversity,
Beijing100084,ChinaAbstract:
Alow2noiseCMOSchargesensitivepreamplifierwasbuiltusinga0.6ΛmCMOSprocesstoachievethereadoutdensityrequirementforradiationdetectors.
Thepreamplifiercostswere
260Λm×
210Λminareaand15.9mWinpowerconsumption.Thedensitywasincreasedbyafactorofatleast3ordersofmagnitudecomparedtotraditionalchargesensitivepreamplifiers.Measuredresultsshowthattheequivalentnoisechargeis1377.1eofzero2capacitancenoiseand43.7epFofcapacitanceratiowithashapingtimeof1Λs.
Thisnoiselevelisinagreementwith
theoreticalanalysisbutneedstobeimprovedfurther.The1fnoisecoefficientoftheNMOSdeviceintheprocesswasalsocalculated.Keywords:
nuclearelectronics;
charge
sensitivepreamplifier;
CMOSapplicationspecificintegratedcircuits
实现高集成度、低功耗、低成本的核电子学前端
电路成为一个亟待解决的课题。
为了提高位置分辨率和计数率,新型的辐射探测器采用微单元结构,比如MSGC[1]
、硅像素探测器[2]
等等。
这些探测器的
读出密度可以达到104cm2
。
CMOS专用集成电路
为满足探测器读出密度的要求而提供很好的解决
途径。
辐射探测需要测量电荷量在0.1fC量级的小信号,所以电荷灵敏前置放大器的噪声性能非常关键。
传统的采用分立元器件或混合集成电路设计的大的级[3,4]型场效应管相比1f,CMOSCMOS工艺来设计。
1 CMOS电荷灵敏前放的噪声分析
电荷灵敏前放的噪声模型如图1所示,前放的
电子学噪声可以用等效并联电流噪声i2
n和串联电压噪声e2
n来描述[5]
图1 电荷灵敏前放的噪声模型
1.1 噪声源
对于CMOS电荷灵敏前放,i2
n主要来源于探测
器漏电流Id和反馈电阻Rf,其电流噪声功率谱密度为
2
∃f=2qId+Rf
其中:
q是电子电量;
k=1.38×
10-23JK,为Boltzmann常数。
串联噪声e2n主要来源于输入MOS管,包括沟道热噪声和1f噪声两种成分[6],其电压噪声功率谱密度分别为:
∃f=gm, 2
∃f=C2oxWLf
其中:
gm为MOS管的跨导;
Χ取决于MOS管的工作状态,在12~23范围内变化;
Kf是1f噪声系数,与MOS管的类型和工艺有关;
Cox是MOS管栅级单位面积电容;
W、L分别是MOS管的沟道宽度和长度。
1.2 等效噪声电荷
电荷灵敏前放的噪声性能一般用输入端等效电荷噪声（ENC来衡量,CMOS电荷灵敏前放的ENC可以表示为
Q2ENC=（Cf+Cin2
gmΣc
+
（Cf+Cin2
C2oxWL+Rp
Cf+
电容、MOS管栅极电容的总和;
Rp是Rf和漏电流噪声等效电阻（2kTqId的并联值;
Σc是成形时间常数;
a1、a2、a3是与成形电路结构有关的噪声指数。
上式右边的3项依次对应于沟道热噪声、沟道1f噪声以及并联电流噪声对ENC的贡献。
QENC的大小不仅与放大器电路本身的设计有关,还有探测器以及成形电路的参数有关。
1.3 ENC的优化设计
对于特定的探测器和成形电路参数,在功耗一定的前提下可以对电荷灵敏前放的ENC进行优化,主要考虑对输入MOS管的沟道长度L和宽度
W进行匹配设计[7]。
当输入MOS管工作在强反型状态时,沟道热噪声的匹配条件是Cg,opt=（Cd+Cp+Cf3,Lopt=Lmin;
沟道1f噪声的匹配条件是Cg,opt=（Cd+Cp+Cf。
由于Cg≈CoxWL,可以由Cg,opt和Lopt确定Wopt。
两种噪声成分的匹配条件并不一致,所以实际确定输入MOS管沟道宽度时必须考虑两种成分对ENC贡献的相对大小。
2 电路和版图设计
设计中采用的探测器参数、CMOS工艺参数以及基本电路参数如表1所示。
使用工艺的设计文件中没有提供1f噪声系数。
表1 电路设计参数
探测器电容Cd1pF
连线寄生电容Cp1pF
探测器漏电流Id1nA
最小沟道长度Lmin0.6Λm
单位面积电容Cox0.7fFΛm2
输入管沟道电流ID2mA
反馈电容Cf1pF
反馈电阻Rf1.4M8
2.1 原理图设计
CMOS电荷灵敏前放采用共源共栅结构,其原理图如图2所示。
输入级M1和M3组成折叠式共源共栅放大级,M6和M7形成局部负反馈以增加开环增益,,[8]。
M8级的电阻比
f
S
图2 电荷灵敏前放的原理图
输入MOS管M1的沟道宽W=4mm,沟道长
L=0.6Λm,这是成形电路采用CR2（RC4,成形时间常数Σc=12ns时的优化结果。
NMOS管的1f噪声系数采用文[6]中提供的参数值Kf,NMOS=5.1×
10-27C2m-2。
偏置电压BIASP、CASN、BIASN由芯片内的偏置电路提供,大小可以通过外接电阻调节。
2.2 版图设计
由于寄生电阻会引入噪声
所以输入MOS管的版图设计也很重要。
输入MOS管采用插指版图结构,以减小栅极寄生电阻。
电荷灵敏前放的版图如图3所示,左上角为偏置电路,整个版图面积为260Λm×
210Λm。
4461清华大学学报（自然科学版2005,45（12
图3 电荷灵敏前放的版图
3 测试结果和分析
3.1 静态和动态特性
调节外接电阻等于2.0k8时,电荷灵敏前放的功耗为15.9mW,偏置电路的功耗也包括在内。
输入端无外接电容时的瞬态波形如图4所示:
输入方波的10%~90%上升时间为15ns,前放输出波形的10%~90%上升时间为49.8ns
图4 瞬态输出波形
3.2 ENC的测量
ENC采用测量输出幅度谱展宽的传统方法来测量[8]。
输入脉冲由精密脉冲发生器ORTEC2419
产生,通过校准电容输入到待测前放,然后经过主放大器ORTEC2570输出到多道分析器ORTEC2TRUMP,测量其幅度分布。
成形时间常数Σc=1Λs时不同输入电容对应的QENC如图5所示。
零电容噪声为1377.1e,噪声电容斜率为43.7epF。
由测试系统引入的噪声可以忽略不计。
从图中可以看出由于并联电流噪声对ENC的贡献比较大,QENC对输入电容Cin的直线拟合误差较大。
（注:
e=1.602×
10-19C
根据QENC中不同噪声成分随成形时间Σc变化的规律不一样,通过测量不同成形时间下的QENC,得到沟道热噪声、沟道1f噪声和并联电流噪声对
QENC的贡献,依次为QENC,sw=
ΣcΛse,QENC,sf
=（31.5CinpFe,QENC,p=693
ΣcΛse。
根据沟
道
1f噪声的贡献可以推算出所使用的0.6ΛmCMOS工艺中NMOS的1f噪声系数Kf,nmos=9.2×
10-27C2m-2。
图5 Σc=1Λs时不同输入电容对应的QENC
3.3 HSPICE仿真和实测值的比较
对比HSPICE仿真和实测结果如表2所示。
QENC的测量条件是:
Cin=30pF,Σc=1Λs
2 HSPICEmW
tr
sΛsQENCe
并联
串联白噪声串联
1f噪声ICE
仿真
11.833.2
1.40478184.7无
实测15.949.80.84
693
219.0
945
（注:
10-
19
C
考虑到偏置电路,功耗的实测值与仿真值比较
吻合。
瞬态输出波形的上升时间较大主要是因为前放输入端以及补偿节点处的寄生电容造成的。
实验测得的噪声比理论计算值大,一方面是因为偏置电路有振荡,会引入额外的噪声;
另一方面理论计算采用的CR2（RC4成形电路,实际测量使用的是ORTEC2570成形电路。
4 结 论
本文基于国内的CMOS工艺完成了低噪声CMOS电荷灵敏前放的设计与测试。
与分立器件或混合集成电路相比,其密度大大提高,而噪声水平比性能较好的分立元器件电荷灵敏前放要高一个数量级左右,有待进一步降低。
测试结果表明,CMOS电荷灵敏前放的噪声变化规律与理论分析比较吻合,1f噪声对前放ENC的贡献很大
另外通过噪声测量间接得到所使用工艺的NMOS管的1f噪声系数,为低噪声设计提供了参考依据。
致谢 本次流片得到清华大学电子工程系李冬梅副教授课题资助。
特此感谢她对电路设计和测试的热心指导。
（下转第1649页
5
461邓 智,等:
低噪声CMOS电荷灵敏前置放大器
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