科研训练报告通信工程.doc

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课程设计（论文）

课程名称：

科研训练

题目：

基于Quartus设计实现15位的m序列发生器

院（系）：

机械电子工程系

专业班级：

通信工程1001

姓名：

XXX

学号：

2010060201XX

指导教师：

XXX

2012年7月13日

建筑科技大学华清学院课程设计（论文）任务书

专业班级：

通信工程XXX学生：

XXXX指导教师（签名）：

一、课程设计（论文）题目

基于Quartus设计实现15位的m序列发生器

二、本次课程设计（论文）应达到的目的

用Verilog语言产生15位的m序列

三、本次课程设计（论文）任务的主要容和要求（包括原始数据、技术参数、设计要求等）

1.掌握Verilog语言，熟悉使用Quartus软件进行仿真

2.理解m序列的原理以及对应的硬件电路

3.要求仿真结果正确，且有复位信号（低有效）对序列发生器进行复位

四、应收集的资料及主要参考文献：

[1]王金明，吉斌.《数字系统设计与VerilogHDL》.电子工业

[2]颂华，毛宫.《数字电子技术基础》.电子科技大学

五、审核批准意见

教研室主任（签字）

目录

第一章绪论 3

1.1 研究此课题的目的 3

1.2伪随机序列的应用和意义 3

1.3伪随机序列研究现状 4

1.4研究容 5

第二章设计中基本知识的介绍 5

2.1AlteraQuartusII介绍 5

2.2Verilog-HDL硬件描述语言概述 5

2.3m序列码发生器 6

第三章m序列生成单元的电路设计 8

3.1系统组成 8

3.2m序列发生器 8

第四章设计中用的各模块介绍 9

4.1序列信号发生器原理 9

4.2序列信号发生器的设计 9

4.2.1反馈移位型序列信号发生器 9

4.2.2计数型序列码发生器 10

4.3移位寄存器 11

第五章QuartusII 11

5.1QuartusII的简介 11

5.2QuartusII软件的功能 12

5.3QuartusII软件的启动 13

第六章序列信号发生器的设计仿真实现 14

6.1仿真 14

6.2Verilog-HDL语言实现 14

6.3仿真数据 16

第七章结论 18

参考文献 19

第一章绪论

1.1研究此课题的目的

伪随机信号并非随机生成的信号，而是通过相对复杂的一定算法得出的有规律可循的变化信号。

他具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。

这些特性使得伪随机序列得到了广泛的应用。

常用于跳频通讯和加密通讯。

1.2伪随机序列的应用和意义

[1]在通信加密中的应用m序列自相关性较好，容易产生和复制，而且具有伪随机性，利用m序列加密数字信号使加密后的信号在携带原始信息的同时具有伪噪声的特点，以达到在信号传输的过程中隐藏信息的目的；在信号接收端，再次利用m序列加以解密，恢复出原始信号。

[2]在雷达信号设计中的应用近年兴起的扩展频谱雷达所采用的信号是已调制的具有类似噪声性质的伪随机序列，它具有很高的距离分辨力和速度分辨力。

这种雷达的接收机采用相关解调的方式工作，能够在低信噪比的条件下工作，同时具有很强的抗干扰能力。

该型雷达实质上是一种连续波雷达，具有低截获概率性，是一种体制新、性能高、适应现代高技术战争需要的雷达。

采用伪随机序列作为发射信号的雷达系统具有许多突出的优点。

首先，它是一种连续波雷达，可以较好地利用发射机的功率。

其次，它在一定的信噪比时，能够达到很好的测量精度，保证测量的单值性，比单脉冲雷达具有更高的距离分辨力和速度分辨力。

最后，它具有较强的抗干扰能力，敌方要干扰这种宽带雷达信号，将比干扰普通的雷达信号困难得多。

[3]在通信系统中的应用伪随机序列是一种貌似随机，实际上是有规律的周期性二进制序列，具有类似噪声序列的性质，在CDMA中，地址码都是从伪随机序列中选取的，在CDMA中使用一种最易实现的伪随机序列：

m序列，利用m序列不同相位来区分不同用户；为了数据安全，在CDMA的寻呼信道和正向业务信道中使用了数据掩码（即数据扰乱）技术，其方法是用长度为2的42次方减1的m序列用于对业务信道进行扰码（注意不是扩频），它在分组交织器输出的调制字符上进行，通过交织器输出字符与长码PN码片的二进制模工相加而完成。

1.3伪随机序列研究现状

迄今为止，人们获得的伪随机序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，GMW序列，级联GMW序列，Kasami序列，Bent序列，No序列。

其中m序列是最有名和最简单的,也是研究的最透彻的序列。

m序列还是研究其它序列的基础。

它序列平衡，有最好的自相关特性，但互相关满足一定条件的族序列数很少（对于本原多项式的阶数小于等于13的m序列，互为优选对的序列数不多于6），且线性复杂度很小。

1.4研究容

首先研究生成序列的反馈移位寄存器、反馈逻辑函数。

主要研究它们的生成、随机特性以及相关特性，并分析它们的优缺点以及存在的问题。

最后在理论证明的基础上应用QuartusII仿真验证它们的随机特性，并用仿真作出m序列相关特性图形。

第二章设计中基本知识的介绍

2.1AlteraQuartusII介绍

AlteraQuartusII（3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。

系统设计者现在能够用QuartusII软件评估HardCopyStratix器件的性能和功耗，相应地进行最大吞吐量设计。

Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。

改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

2.2Verilog-HDL硬件描述语言概述

VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言。

那时它只是一种专用语言。

由于他们的模拟、仿真器产品的广泛使用，VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。

在一次努力增加语言普及性的活动中，VerilogHDL语言于1990年被推向公众领域。

OpenVerilogInternational（OVI）是促进Verilog发展的国际性组织。

1992年，OVI决定致力于推广VerilogOVI标准成为IEEE标准。

这一努力最后获得成功，Verilog语言于1995年成为IEEE标准，称为IEEEStd1364－1995。

2.3m序列码发生器

m序列码也称伪随机序列码，其主要特点是：

（1）每个周期中，“1”码出现2n-1次，“0”码出现2n-1-1次，即0、1出现概率几乎相等。

（2）序列中连1的数目是n，连0的数目是n-1。

（3）分布无规律，具有与白噪声相似的伪随机特性。

由于具有这些特点，m序列码在通信、雷达、系统可靠性测试等方面获得了广泛地应用。

m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M＝2n-1，只有一个多余状态即全0状态，所以称为最大线性序列码发生器。

由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就可以设计出m序列码。

列出部分m序列码的反馈函数F和移存器位数n的对应关系。

如果给定一个序列信号长度M，则根据M＝2n-1求出n，由n查表便可以得到相应的反馈函数F。

M序列反馈函数表

n

M=2n-1

反馈函数F

1

1

1

2

3

1,2

3

7

1，3或2，3

4

15

4，3

5

31

5，3

6

63

6，5

7

127

7，6

8

225

8，6，5，4

9

511

9,5

10

10232

10,7

11

2047

11,9

12

4095

12,11,8,6

13

8191

13,12,10，9

14

16383

14,13,11,9

15

32767

15,14

16

65535

16，14,13,11

17

131071

17,14

18

262143

18,17,16,13,

19

52287

19,18,17,14

20

1048575

20,17

21

2097151

21,19

22

4194303

22,21

23

8388607

23,18

24

16777215

24,23,21,20

注：

反馈函数F可由本原多项式求得，每级F可有一种或多种。

第三章m序列生成单元的电路设计

图12改进型简单线性码序列发生器

3.1系统组成

系统主要由两部分组成：

一部分是组成主电路的移位寄存器（由八个D触发器串接而成）；另一部分反馈电路由异或门组成。

系统正常工作时，这两部分共同产生m序列，并且将需要反馈的某级的输出端，通过异或，将信号输送到第一级的输入端。

每来一个时钟信号，输出数据向左移移移位。

通过这些数据的位移，可以总结出规律性的变化。

3.2m序列发生器

根据移位寄存器的结构可以知道，其由若干个D触发器构成。

如果对每一个触发器进行描述的话，那么程序就会冗长，对程序的运行速度有一定的影响，特别是多级移位寄存器来说。

因此，就必须事先在库中建好，一遍随时调用。

所以，就采取用COMPONENT语句来描述，这样就减短程序的长度。

第四章设计中用的各模块介绍

4.1序列信号发生器原理

序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用寄存器或计数器构成。

序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：

（1）最大循环长度序列码，M＝2n。

（2）最大线性序列码（m序列码），M=2n－1。

（3）任意循环长度序列码，M＜2n。

4.2序列信号发生器的设计

通常在许多情况下，要求按照给定的序列信号来设计序列信号发生器。

序列信号发生器一般有两种结构形式：

一种是反馈移位型，另一种是计数型。

4.2.1反馈移位型序列信号发生器

反馈移位型序列码发生器的结构框图如图所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。

其设计按以下步骤进行：

（1）根据给定序列信号的循环长度M，确定移存器位数n，2n-1＜M≤2n。

（2）确定移位寄存器的M个独立状态。

将给定的序列码按照移位规律n位一组，划分位M个状态。

若M个状态中出现重复现象，则应增加移存器位数。

用n+1位再重复上述过程，直到划分为M个独立状态为止。

图3反馈移位型序列信号发生器框图

（3）根