基于fpga的数字时钟学位论文.docx
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基于fpga的数字时钟学位论文
青岛农业大学
毕业论文（设计）
题目：
基于FPGA的数字时钟设计
姓名：
赵晓杰
学院：
机电工程学院
专业：
农业电气化与自动化
班级：
2008.01
学号：
20082525
指导教师：
赵艳华
2012年6月18日
毕业论文（设计）诚信声明
本人声明：
所呈交的毕业论文（设计）是在导师指导下进行的研究工作及取得的研究成果，论文中引用他人的文献、数据、图表、资料均已作明确标注，论文中的结论和成果为本人独立完成，真实可靠，不包含他人成果及已获得青岛农业大学或其他教育机构的学位或证书使用过的材料。
与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。
论文（设计）作者签名：
日期：
年月日
毕业论文（设计）版权使用授权书
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本人离校后发表或使用该毕业论文（设计）或与该论文（设计）直接相关的学术论文或成果时，单位署名为青岛农业大学。
论文（设计）作者签名：
日期：
年月日
指导教师签名：
日期：
年月日
目录
摘要I
AbstractII
1绪论1
1.1研究问题背景和现状1
1.2研究目的及意义1
1.3设计内容及目标2
1.3.1研究内容2
1.3.2研究目标2
2系统设计方案3
2.1控制方案的选择3
2.2时钟电路的选择3
2.3校时控制电路的选择3
2.4显示电路的选择4
3系统电路总体设计5
3.1系统设计总体框图5
3.2电源供电电路设计5
3.2.1外围电路电源设计5
3.2.2芯片电源电路设计6
3.2.3电源滤波电路6
3.3FPGA芯片及其引脚7
3.4JTAG下载配置电路设计8
3.5时钟信号电路设计9
3.6复位电路9
3.7键盘电路设计10
3.8人机显示电路10
3.9整点报时电路设计11
4FPGA内部程序设计12
4.1分频器的程序设计12
4.2秒计数器程序设计13
4.3分计数器程序设计15
4.4小时计数器程序设计16
4.5日计数器程序设计16
4.6月计数器程序设计17
4.7年计数器程序设计18
4.8键盘控制程序设计19
4.9LCD1602程序设计20
4.10顶层文件设置及编译下载21
5总结22
5.1结论22
5.2设计中遇到的问题22
参考文献23
致谢24
附录：
25
附录1最小系统及配置电路图25
附录2系统外围电路图26
附录3系统设计程序27
附录4顶层原理图及引脚设置43
基于FPGA的数字时钟设计
摘要
利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。
FPGA不仅可以实现简单的74系列的电路逻辑设计，而且可以作为具有高性能的CPU，来控制总系统运行。
本设计采用EP1K10TC100-1芯片作为控制CPU，整个系统采用VHDL语言，50MHZ的晶振产生时钟脉冲，用VHDL语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘对计数模块进行调整以达到调时间的目的，系统通过1602液晶显示输出。
系统利用QuartusII软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。
关键词：
数字时钟；FPGA；VHDL语言
DesignofDigitalClockBasedonFPGA
Abstract
UsingFPGAcomponenttodesigndigitalcircuitnotonlymaysimplifytheclockhardwarecircuitandthedesignprocess,moreovermayreducethisdesignsystem'scostandthevolumetoenhancesystem'sreliability.FPGAcannotonlyachievethe74seriescircuitlogic,andcanbeusedashigh-performanceCPUtocontrolthetotalsystemoperation.
This design uses the EP1K10TC100-1 chip to control CPU. The overall system uses the VHDL language. The 50MHZ crystal oscillator produces the clock pulse. The VHDL language obtains a second signal and other clock signal .Design frequency divider passes through the counter separately to the year, the month, Japan, divides, the second control logic accumulation to form the counting module, and makes the adjustment through the independent keyboard to the counting module to achieve the goal of adjusting the time, and the system display output through 1602 liquid crystal. The system carries on the procedure software's translation, the simulation, the pin establishment, the bus interface and the disposition, downloading using the Quartus II software to complete the entire design.
Keywords：
digitalclock;FPGA;VHDLlanguage
1绪论
1.1研究问题背景和现状
随着生活节奏的加快，我的生活、工作、学习都离不开时间这个概念。
从开始机械式的钟表，到现在数字式时钟，时钟的发展并没有停下脚步。
数字时钟的发展是伴随着数字电路的发展，传统的数字时钟主要由多个的数字集成电路（触发器和计数器）组成，开始只用作科研或者军事用途，改革开放之后，民用数字时钟才开始发展，广泛用于机场、汽车、火车站、医院等公共场合，主要是通过发光二级管作为数字时钟的显示器。
由于需要的集成器件较多，当时的数字时钟的体积较大，而且逻辑性较差。
后来可编程逻辑器件的出现简化了数字时钟的外围电路，降低了成本。
随着LCD液晶显示器的出现，数字时钟的显示在部分场合取代了以往的数码管显示。
传统的数字时钟发展这么多年，在部分场合依然应用，可见其有自己独特的地方。
不需要软件控制，基本固定的电路原理图，技术含量要求较低，对于很多生产厂家来说，方便投产。
但是，在比较精密的场合，不考虑成本的情况下，在功耗、稳定性上要求提高。
由于传统数字时钟器件较多，电路功耗就会提高，芯片容易发热，导致整个电路的寿命降低。
1.2研究目的及意义
随着产品设计研发成本越来越高，设计周期要求越来越快，电子工程师不得不选择更加方便、快捷、高性能、低功耗的芯片来满足市场的需求，FPGA器件以绝对的优势脱颖而出。
近年来绿色、环保、低功耗越来越得到大家的认可，然而应科技而生的电子垃圾、高功耗、低效率成了环保新病。
因此如何通过降低功率损耗来减少电源系统的元件和电路板的面积，提高系统的可靠性，延长器件的寿命成为现在电子研发的首要考虑问题。
可见，对用FPGA芯片系统的研究意义深远。
FPGA进入到第三个阶段：
向传统的ASIC领域大刀阔斧地进军，最新工艺铲平了FPGA和ASIC之间的鸿沟。
[1]
用FPGA设计数字时钟，利用其超大规模的集成逻辑电路，可以减少外围电路的元器件，从而减小整个系统的体积，很大的节约成本；FPGA芯片功耗低，减少了热量的产生，降低温结，提高了系统的可靠性，而且延长器件的使用寿，对系统有着非常大的促进作用。
程序利用VHDL语言设计，VHDL支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模的分解和已有设计的再利用的特点。
[2]
采用了“自顶向下”（Top-Down）的全新设计方法，是设计师们摆脱了大量的辅助设计工作，而把精力集中于创造性的方案与概念构思上，用新的思路来发掘硬件设备的潜力，从而极大地提高了设计效率，缩短了产品的研制周期[3]
1.3设计内容及目标
1.3.1研究内容
（1）硬件电路方案和总体设计
（2）利用QuartusII完成系统分频、计数、按键控制、液晶显示的内部逻辑
1.3.2研究目标
（1）掌握并利用ProtelDXP搭建所需要的硬件电路。
（2）在QuartusII软件上用Vhdl语言编写相关应用程序。
（3）利用FPGA芯片完成数字时钟。
2系统设计方案
2.1控制方案的选择
方案一：
整个系统采用数字集成电路控制。
采用555电路产生1HZ时钟脉冲，秒信号送给计数器，经过多级计数，然后将数据送给译码电路，最后通过数码管显示时间。
由于本设计需显示年、月、日、时、分、秒，因此需要的计数器、译码器、数码管会比较多，从而会增加设计难度，系统的体积也会增大，稳定性变差，功耗较大。
方案二：
采用FPGA芯片作为控制芯片，用VHDL语言编程实现内部逻辑；将必要电路电路、下载电路、控制电路、显示电路、晶振等集成放在一块板子上，完成时间显示。
集成器件大大的减少，硬件电路得到简化，从而减少了干扰，提高了稳定性，减小了功率损耗，延长了系统的寿命。
比较以上方案，选择方案二。
2.2时钟电路的选择
方案一：
采用555电路产生1HZ的秒信号作为时钟信号。
但是由于FPGA芯片属于高速芯片，而且用555产生的秒信号不稳定，还会引起功耗增加的问题，所以不选此电路，但可作为备用时钟电路考虑。
方案二：
采用有源晶振产生高频率高质量的时钟脉冲，用VHDL语言设计分频电路，得到需要的秒信号时钟。
有源晶振是无源晶振和逻辑电路的组合体，能够稳定的产生需要的时钟脉冲，而且可以通过VHDL语言进行分频，获得所需的时钟脉冲。
综上所述，由于系统软件部分需要高精度的多个时钟脉冲，因此选择方案二。
2.3校时控制电路的选择
方案一：
采用独立键盘接口方式，每个按键都过上拉电阻接到一个I/O口，每个按键就会独自占用一条I/O数据线，控制方便，编程简单，但是I/O的利用率会降低，因此适用于按键较少，简化程序的系统中。
方案二：
采用矩阵键盘的接口方式，如4*4矩阵键盘，仅需要8个I/O口，提高了I/O口的利用率，适用于按键较多、I/O不足的系统中，但是编程比较复杂，逻辑性较强。
本设计仅需要7个按
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