计算机组成原理试题集含答案5Word下载.docx
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对存储器的要求是容量大、速度快、成本低。
为了解决这三方面的矛盾，计算机采用多级存储体系结构，即cache、主存和外存。
CPU能直接访问内存（cache、主存），但不能直接访问外存。
存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。
双端口存储器和多模块交叉存储器属于并行存储器结构。
前者采用空间并行技术，后者采用时间并行技术。
这两种类型的存储器在科研和工程中大量使用。
cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。
要求cache的命中率接近于1。
主存与cache的地址映射有全相联、直接、组相联三种方式。
其中组相联方式是前二者折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。
1设有一个具有20位地址和32位字长的存储器，问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由512K×
8位SRAM芯片组成，需要多少片；
（3）需要多少位地址做芯片选择？
（1）
（2）
（3）1位地址作芯片选择
2已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×
8位DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问：
（1）若每个内存条16M×
64位，共需几个内存条？
（2）每个内存条共有多少DRAM芯片？
（3）主存共需多少DRAM芯片？
CPU如何选择各内存条？
（1）. 共需模块板数为m：
m=
÷
2^24=4（块）
（2）.每个模块板内有DRAM芯片数为32（片）
（3）主存共需DRAM芯片为：
4*32=128（片）
每个模块板有32片DRAM芯片，容量为16M×
64位，需24根地址线（A23~A0）
完成模块
板内存储单元寻址。
一共有4块模块板，采用2根高位地址线，通过2：
4译码器译码产生片选信号对各模块板进行选择。
3用16K×
8位的DRAM芯片构成64K×
32位存储器，要求：
（1）画出该存储器的组成逻辑图。
（2）设存储器读/写周期为0.5us，CPU在1us内至少要访问一次。
试问采用哪种刷新方式比较合理？
两次刷新的最大时间间隔是多少？
对全部存储单元刷新一遍所需的实际刷新时间是多少？
（1）根据题意，存储总容量为64KB，故地址总线需16位。
现使用16K*8位DRAM芯片，共需16片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：
4译码器。
（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行,如果采用分散刷新，则每1us只能访存一次，也不行,所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.6us可取刷新信号周期15us。
刷新一遍时间＝15us×
128＝1.92ms
6用32K×
8位的E^2PROM芯片组成128K×
32位的只读存储器，试问：
（1）数据寄存器多少位？
（2）地址寄存器多少位？
（3）共需多少个E^2PROM芯片？
（4）画出磁存储器组成框图。
答
（1）系统16位数据，所以数据寄存器16位
（2）系统地址128K＝217，所以地址寄存器17位（3）共需要8片组成框图如下
一个组相联cache由64个行组成，每组4行。
主存储器包含4K个块，每块128个字。
请表示内存地址的格式。
64行.4行一组,共64÷
4=16组,主存储器有4k个快,每块128字,2^12
第五章中央处理器
CPU是计算机的中央处理部件，具有指令控制、操作控制、时间控制、数据加工等基本功能。
早期的CPU由运算器和控制器两大部分组成。
随着高密度集成电路技术的发展，当今的CPU芯片变成运算器、cache和控制器三大部分，其中还包括浮点数运算器、存储管理部件等。
CPU中至少要有如下六类寄存器：
指令寄存器、、地址寄存器、数据缓冲寄存器、通用寄存器、状态条件寄存器。
微程序设计技术是利用软件方法设计操作控制器的一门技术，具有规整性、灵活性、可维护性等一系列优点，因而在计算机设计中得到了广泛的应用。
但是随着ULSI技术的发展和对机器速度的要求，硬连线逻辑设计思想又得到了重视。
硬连线控制器的基本思想是：
某一微操作信号是指令操作码译码输出、时序信号和状态条件信号的逻辑函数，即用布尔代数写出逻辑表达式，然后用门电路、触发器等器件实现。
不论微型机还是超级计算机，并行处理技术。
并行处理技术可贯穿于信息加工的各个步骤和阶段。
概括起来，主要有三种形式：
①时间并行；
②空间并行；
③时间并行+空间并行。
流水CPU是以时间并行性为原理构造的处理机，是一种非常经济而实用的并行技术。
目前的高性能微处理机几乎无一例外地使用了流水技术。
流水技术中的主要问题是资源相关、数据相关和控制相关，为此需要采取相应的技术对策，才能保证流水线畅通而不断流。
8某机有8条微指令I1~I8，每条微指令所包含的微命令控制信号如下表所示。
a-j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限为8位，请安排微指令的控制字段指令。
经分析，（d,i,j）和（e,f,h）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段组成如下：
11已知某机采用微程序控制方式，控存容量为512×
48位。
微程序可在整个程序控存中实现转移，控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。
请问：
（1）微指令的三个字段分别应为多少位？
（2）画出对应这种指令格式的微程序控制器逻辑图
（1）假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位。
下地址字段为9位，因为控存容量为512单元。
微命令字段则是（48-4-9）=35位。
（2）对应上述微指令格式的微程序控制器逻辑框图如图所示。
其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。
地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
就是说，此处微指令的后继地址采用断定方式。
12今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。
今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns。
（1）流水线的操作周期应设计为多少？
（2）若相邻两条指令发生数据相关，硬件上不采取措施，那么第二条指令要推迟多少时间进行？
（3）如果在硬件设计上加以改进，至少需要推迟多少时间？
（1）流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性
（2）遇到数据相关时，就停顿第2条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期。
（3）如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。
第六章总线系统
总线仲裁是总线系统的核心问题之一。
为了解决多个主设备同时竞争总线控制权的问题，必须具有总线仲裁部件。
它通过采用优先级策略或公平策略，选择其中一个主设备作为总线的下一次主方，接管总线控制权。
按照总线仲裁电路的位置不同:
（1）集中式仲裁:
仲裁方式必有一个中央仲裁器，它受理所有功能模块的总线请求，按优先原则或公平原则。
（2）分布式仲裁：
分布式仲裁不需要中央仲裁器，每个功能模块都有自己的仲裁号和仲裁器。
总线定时是总线系统的又一核心问题之一。
为了同步主方、从方的操作，必须制订定时协议，通常采用同步定时与异步定时两种方式。
在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定，总线周期的长度是固定的。
在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上，不需要统一的公共时钟信号。
在异步定时中，总线周期的长度是可变的。
第七章：
外围设备
外围设备大体分为输入设备、输出设备、外存设备、数据通信设备、过程控制设备五大类。
每一种设备，都是在它自己的设备控制器控制下进行工作，而设备控制器则通过I/O接口模块和主机相连，并受主机控制。
硬磁盘按盘片结构分为可换盘片式、固定盘片式两种，磁头也分为可移动磁头和固定磁头两种。
温彻斯特磁盘是一种采用先进技术研制的可移动磁头、固定盘片的磁盘机，组装成一个不可拆卸的机电一体化整体，防尘性能好，可靠性高，因而得到了广泛的应用，成为最有代表性的硬磁盘存储器。
磁盘存储器的主要技术指标有：
存储密度、存储容量、平均存取时间、数据传输速率。
不同的CRT显示标准所支持的最大分辨率和颜色数目是不同的。
VESA标准，是一个可扩展的标准，它除兼容传统的VGA等显示方式外，还支持1280×
1024像素光栅，每像素点24位颜色深度，刷新频率可达75MHz。
显示适配器作为CRT与CPU的接口，由刷新存储器、显示控制器、ROMBIOS三部分组成。
先进的显示控制器具有图形加速能力。
6某双面磁盘，每面有220道，已知磁盘转速r=4000转/分，数据传输率为185000B/s，求磁盘总容量。
7某磁盘存储器转速为3000转/分，共有4个记录面，每道记录信息12288B，最小磁道直径为230mm，共有275道。
问:
（1）磁盘存储器的存储容量是多少？
（2）最高位密度与最低位密度是多少？
（3）磁盘数据传输率是多少？
（4）平均等待时间是多少？
（5）给出一个磁盘地址格式方案。
解：
（1）每道记录信息容量=12288字节 每个记录面信息容量=275×
12288字节共有4个记录面，所以磁盘存储器总容量为：
4×
275×
12288字节=13516800字节
（2）最高位密度D1按最小磁道半径R1计算（R1=115mm）：
D1=12288字节/2πR1=17字节/mm
最低位密度D2按最大磁道半径R2计算：
R2=R1+（275÷
5）=115+55=170mm D2=12288字节/2πR2=11.5字节/mm
（3）磁盘传输率C=r·
N r=3000/60=50周/秒 N=12288字节（信道信息容量）C=r·
N=50×
12288=614400字节/秒（4）平均等待时间=1/2r=1/（2×
50）=10毫秒（5）磁盘存贮器假定只有一台，所以可不考虑台号地址。
有4个记录面，每个记录面有275个磁道。
假定每个扇区记录1024个字节，则需要12288÷
1024字节=12个扇区。
由此可得如下地址格式：
此地址格式表示有4台磁盘，每台有4个记录面，每个记录面最多可容纳512个磁道，每道有16个扇区。
10一台活动头磁盘机的盘头组共有20个可用的盘面，每个盘面直径18英寸，可供记录部分宽5英寸，已知道密度为100道/英寸，位密度为1000位/英寸（最内道），并假定各磁道记录的信息位数相同。
试问：
（1）盘片组成总容量是多少兆（10^6）位？
（2）若要求数据传输率为1MB/s,磁盘转速每分钟应是多少转？
1）磁盘内径为：
9英寸-5英寸=4英寸内层磁道周长为
每道信息量=1000位/英寸*31.4英寸=3.14*104位磁盘有100道/英寸*5英寸=500道
盘片组总容量：
20*500*3.14*104=3.14*108位=314兆位
（2）每转即每道含有信息量3.14*104位，即3.925*103B
14刷新存储器的重要性能指标是它的带宽。
若显示工作方式采用分辨率为1024768，颜色深度为24位，帧频（刷新速率）为72Hz，求：
（1）刷新存储器的存储容量是多少？
（2）刷新存储器的带宽是多少？
（1）因为刷新存储器所需存储容量=分辨率×
每个像素点颜色深度=1024×
768×
3B≈4MB
（2）因为刷新所需带宽=分辨率×
每个像素点颜色深度×
刷新速度=1024×
3B×
72/S=165888KB/S≈162MB/S
计算机（微机）组成原理试题集含答案
111、设某一个单元的物理地址是54321H，则正确的逻辑地址表示为（C）
A、4321H：
50000HB、54320H：
1HC、5430H：
0021HD、5432H：
00001H
112、如果一个程序在执行前CS=1000H，IP=2000H，该程序的起始地址是（B）
A、3000HB、12000HC、21000HD、1000H
113、如果一个堆栈从地址1250H：
0100H开始，SP=0050，则SS的段地址是（B）
A、12600HB、1260HC、1265HD、125BH
114、若已知[X]补=11101011B，[Y]补=01001010B，则[X–Y]补=（A）
A、10100001BB、11011111BC、10100000BD、溢出
115、下列描述正确的是（B）。
A、汇编语言仅由指令性语句组成
B、汇编语言包括指令性语句和伪指令语句
C、指令性语句和伪指令语句的格式是完全相同的
D、指令性语句和伪指令语句需经汇编程序翻译成机器代码后才能执行
116、下列指令中不属于逻辑运算指令的是（B）。
A、XORB、CWDC、NOTD、OR
117、假定DX=10111001B，CL=3，CF=1，则执行指令SHLDX，CL后，DX的值为（D）。
A、005CHB、0017HC、1700HD、05C8H
118、下列指令中不会改变指令指针寄存器内容的是（A）。
A、MOVB、JMPC、CALLD、RET
119、伪指令ENDP告诉汇编程序（B）。
A、宏定义结束B、过程定义结束
C、段定义结束D、过程运行结束
120、利用DOS系统功能调用的9号（AH=9）功能，显示一个字符串，其入口参数应为（A）。
A、DS：
DX=字符串首地址B、DS：
DX=字符串末地址
C、CS：
DX=字符串首地址D、CS：
121、PC机中，确定硬中断的服务程序入口地址的是（C）。
A、主程序中的调用指令B、主程序中的转移指令
C、中断控制器发出的类型码D、中断控制器中的中断服务寄存器
122、8086/8088CPU的引脚中，接有硬中断信号的引脚有（C）。
A、15个B、8个C、2个D、1个
123、设8259A当前最高优先级为IR5，如果要使该中断在下一循环中变为最低优先级，则OCW2应设为（C）。
A、11100000B、10100101 C、10100000D、01100101
124、欲读取8259A的IMR内容，可（D）。
A、先向8259A写入OCW3。
然后读8259A的奇地址B、直接读8259A的偶地址
C、先向8259A写入OCW3。
然后读8259A的偶地址D、直接读8259A的奇地址
125、80486CPU响应中断时，自动压入堆栈的信息是（D）。
A、AX，BX，CX，DX的内容B、AX，CX的内容
C、CS，IP，SP的内容D、CS，IP，标志寄存器的内容
126、实模式下，80486管理的内存空间中，地址为
00000H～003FFH中存放着（D）
A、用户程序代码B、BIOS代码C、DOS系统代码D、中断向量表
127、设某中断服务程序在中断向量表的地址为:
0:
70H，则该中断的中断类型码应是（D）。
A、35HB、18HC、1BHD、1CH
128、下列引起CPU程序中断的四种情况中，（C）需要由硬件提供中断类型码。
A、INTOB、NMIC、INTRD、INTn
129、实模式下，对于80486微机系统，其中断类型码为18H的中断向量从内存中物理地址为（D）开始存放，共占（）个字节。
A、00072H，4B、00048H，2C、00030H，2D、00060H，4
130、若8259工作在自动循环方式下，当前IR3上的中断请求已执行并返回，则8个中断源中优先级最高的是（A）。
A、IR4B、IR2C、IR3D、IR0
131、8259A应用中，需对IR5，IR3进行屏蔽，操作命令字OCW1应写入（B）。
A、D7HB、28HC、53HD、35H
132、中断向量可以提供（C）。
A、被选中设备的起始地址B、传送数据的起始地址
C、中断服务程序入口地址D、主程序的断点地址
133、非屏蔽中断的中断类型号是（B）。
A、1B、2C、3D、4
134、通常情况下，一个外中断服务程序的第一条指令是STI，其目的是（C）。
A、开放所有屏蔽中断B、允许低一级中断产生
C、允许高一级中断产生D、允许同一级中断产生
135、执行返回指令，退出中断服务程序，这时返回地址来自（C）。
A、ROM区B、程序计数器C、堆栈区D、CPU的暂存寄存器
136、实模式下，NMI中断的中断矢量在中断矢量表中的位置是（C）。
A、由DOS自动分配B、由程序指定
C、固定在已0008H开始的2个字单元中D、固定在中断矢量表表首
137、4片8259级联工作，可管理的外部中断源的级数为（D）。
A、4B、32C、28D、29
138、PC机中为使工作于一般全嵌套方式的8259中断控制器能接受下一个中断请求，在中断服务程序结束处应（C）。
A、执行IRET指令B、执行POP指令C、发送EOI命令D、发送OCW3命令
139、80486CPU工作在实模式下执行指令INT30H时，中断服务程序的入口地址存放在以（C）开始的两个字节单元中。
A、00120HB、00090HC、000C0HD、00060H
140、下列说法中，错误的是（C）。
A、8259A的自动EOI方式只适用于不出现多重中断的场合。
B、8259A的初始化结束后，在写入OCW2之前，它按完全嵌套方式工作。
C、在PC/XT下不能扩展新的8259A。
D、8259A的8个中断源的中断向量在中断向量表中是连续存放的。
141、微机中控制总线提供（D）。
A、来自I/O设备和存储器的响应信号B、所有存储器和I/O设备的时序信号和控制信号
C、存储器和I/O设备的地址码D、上述（B）（A）
142、占用CPU时间最长的数据传送方式是（C）。
A、DMAB、中断C、查询D、无条件
143、在微型计算机中将各个主要组成部件连接起来，组成一个可扩充基本系统的总线称之为（D）。
A、外部总线B、内部总线C、局部总线D、系统总线
144、现行PC机中，I/O口常用的I/O地址范围是（D）。
A、0000H～FFFFHB、0000H～7FFFHC、0000H～3FFFHD、0000H～03FFH
145、PC机执行输出指令OUT时，向相应的I/O接口芯片产生的有效控制信号是（C）。
A、AENB、IORC、IOWD、ALE
146、当M/IO=0，W/R=0时，80486CPU完成的操作为（B）。
A、存储器读B、I/O读C、存储器写D、I/O写
147、以80486CPU构成的PC机，其系统总线至少应采用（C）。
A、EISA总线B、S—100总线C、ISA总线D、PC/XT总线
148、通常一个外设的状态信息在状态端口内占有（A）位。
A、1B、2C、4D、8
149、按与存储器的关系，I/O端口的编址方式分为（C）。
A、线性和非线性编址B、集中与分散编址
C、统一和独立编址D、重叠与非重叠编址
150、在中断传送方式下，主机与外部设备间的数据传送通路是（A）。
A、数据总线DBB、专用数据通路C、地址总线ABD、控制总线CB
151、状态信息是通过（A）总线进行传送的。
A、数据B、地址C、控制D、外部
152、下列总线中，属于局部总线的是（D）。
A、ISAB、EISAC、MCAD、PCI
153、利用程序查询方式传送数据时，CPU必须读（A）以判断是否传送数据。
A、外设的状态B、DMA的请求信号C、数据输入信息D、外设中断请求
154、若8259A工作在自动循环方式下，当前IR1上的中断请求已执行并返回，则8个中断源中优先级最高的是（A）。
A、IR2B、IR0C、IR7D、IR5
155、要屏蔽某外部中断，可通过改变8259A（B）的内容实现。
A、IRRB、IMRC、ISRD、PR
156、欲读取8259A的IRR的内容，必须先写（D）命令字。
A、ICW1B、OCW2C、ICW2D、OCW3
157、80X86系统中硬件中断服务程序的入口地址可由（C）得到。
158、80486CPU有（C）引脚可接收外部中断请求信号。
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