《EDA技术及应用》朱正伟三四五章部分课后题答案Word格式文档下载.docx

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entityvote7is

port（men:

instd_logic_vector（6downto0）;

output:

outbit）;

endvote7;

architecturebehaveOFvote7IS

begin

process（men）

variabletemp:

integerrange0to7;

temp:

=0;

foriin0to6loop

if（men（i）='

）then

=temp+1;

else

=temp;

endif;

endloop;

casetempis

when0to3=>

output<

;

when4to7=>

endcase;

endprocess;

endbehave;

第四章

4-6试写出4选1多路选择器VHDL描述。

选择控制信号为s1和s0,输入信号为a，b，c，d，输出信号为y。

ENTITYmux41aIS

PORT（a,b,c,d,s0,s1:

INSTD_LOGIC;

--输入信号

OUTSTD_LOGIC）;

--输出信号

ENDENTITYmux41a;

ARCHITECTUREoneOFmux41aIS

SIGNALS:

STD_LOGIC_VECTOR（1DOWNTO0）;

=s0&

--并置操作，获得二维矢量数据类型

PROCESS（s0,s1,a,b,c,d）--敏感信号

CASESIS

WHEN"

WHENOTHERS=>

NULL;

--其它情况为空值

ENDCASE;

--CASE语句结束

ENDPROCESS;

--PROCESS进程语句结束

ENDARCHITECTUREone;

4-7使给出1位全减器的VHDL描述,要求:

首先设计1位半减器,然后用例化语句将它们连接起来。

设x为被减数，y为减数，sub_in是借位输入，diff是输出差,sub_out是借位输出。

（1.1）：

实现1位半减器h_suber（diff=x-y；

s_out=1,x<

y）

--半减器描述

（1）:

布尔方程描述方法

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYh_suberIS

PORT（x,y:

diff,s_out:

ENDENTITYh_suber;

ARCHITECTUREhs1OFh_suberIS

Diff<

=xXOR（NOTy）;

s_out<

=（NOTx）ANDy;

ENDARCHITECTUREhs1;

--解（1.2）：

采用例化实现图4-20的1位全减器

LIBRARYIEEE;

--1位二进制全减器顺层设计描述

ENTITYf_suberIS

PORT（xin,yin,sub_in:

sub_out,diff_out:

ENDENTITYf_suber;

ARCHITECTUREfs1OFf_suberIS

COMPONENTh_suber--调用半减器声明语句

PORT（x,y:

ENDCOMPONENT;

SIGNALa,b,c:

STD_LOGIC;

--定义1个信号作为内部的连接线。

u1:

h_suberPORTMAP（x=>

xin,y=>

yin,diff=>

a,s_out=>

b）;

u2:

a,y=>

sub_in,diff=>

diff_out,s_out=>

c）;

sub_out<

=cORb;

ENDARCHITECTUREfs1;

二进制全加器，元件声明与元件例化（COMPONENT,PORTMAP）

//或门

；

ENTITYor2aIS

PORT（a,b:

ENDor2a;

ARCHITECTUREart1OFor2aIS

=aORb;

ENDart1;

//半加器；

ENTITYh_adderIS

PORT（a,b:

co,so:

ENDh_adder;

ARCHITECTUREart2OFh_adderIS

so<

=aXORb;

co<

=aANDb;

ENDart2;

1位二进制全加器顶层设计：

USEIEEE.STD_LOGIC_1164。

ALL;

ENTITYf_adderIS

PORT（ain,bin,cin:

cout,sum:

ENDf_adder;

ARCHITECTUREart3OFf_adderIS

COMPONENTh_adder

//元件声明；

ENDCOMPONENT;

COMPONENTor2a

SIGNALd,e,f:

u1:

h_adderPORTMAP（ain,bin,d,e）;

//元件例化；

u2:

h_adderPORTMAP（a=>

e,b=>

cin,co=>

f,so=>

sum）;

u3:

or2aPORTMAP（d,f,cout）;

ENDart3;

第五章

5-1.试说明实体端口模式BUFFER和INOUT的不同之处？

答：

BUFFER端口：

缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。

而INOUT端口：

双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。

5-2.VHDL的数据对象有哪几种？

它们之间有什么不同？

VHDL的数据对象有三种：

信号、变量、常量。

它们之间的的区别如下：

信号赋值至少有δ延时，而变量和常量没有;

信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;

进程对信号敏感而对变量及常量不敏感;

信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;

信号是硬件连线的抽象描述信号赋值，赋值符号<

=而变量和常量的赋值符号:

=。

5-3.说明下列各定义的意义：

SIGNALa,b,c:

BIT:

=’0’;

CONSTANTTIME1,TIME2:

TIME:

20ns;

VARIABLEx,y,z:

STD_LOGIC：

=’x’;

定义3个位数据类型的信号a、b、c,它们取值为0；

定义2个时间数据类型的常量TIME1、TIME2,它们值为20ns;

定义3个标准逻辑位STD_LOGIC数据类型的变量x、y、z,它们的值是强未知的。

5-4.什么是重载函数？

重载运算符有何用处？

如何调用重载运算符函数？

为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，这就是重载操作符，定义这种操作符的函数成为重载函数。

重载运算符的作用是为了方便各种不同的数据类型间的运算。

要调用重载运算符函数，先要在程序包中进行函数体的定义，调用的格式如下：

=函数名（参数1，参数2，·

）参数个数和类型与所定义的函数要保持一致。

5-5.数据类型BIT\INTEGER\BOOLEAN分别定义在哪个库中？

哪些库和程序包总是可见的？

数据类型BIT\INTEGER\BOOLEAN均定义在STD库中。

IEEE库和程序包STD_LOGIC.1164、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOGIC_ARITH等总是可见的。

5-6.函数和过程有什么区别？

子程序有两种类型，即过程（PROCEDURE）和函数（FUNCTION）。

它们的区别在于：

过程的调用可以通过其界面获得多个返回值，而函数只能返回一个值；

在函数入口中，所有参数都是输入参数，而过程有输入参数、输出参数和双向参数；

过程一般被看作一种语句结构，而函数通常是表达式的一部分；

过程可以单独存在，而函数通常作为语句的一部分调用。

5-7.若在进程中加入WAIT语句，应注意哪几个方面的问题？

应注意以下问题：

已列出敏感信号的进程中不能使用任何形式的WAIT语句；

一般情况下，只有WAITUNTIL格式的等待语句可以被综合器所接受，其余语句格式只能在VHDL仿真器中使用；

在使用WAITON语句的进程中，敏感信号量应写在进程中的WAITON语句后面；

在不使用WAITON语句的进程中，敏感信号量应在开头的关键词PROCESS后面的敏感信号表中列出。

5-8.哪些情况下需用到程序包STD_LOGIC_UNSIGNED?

试举一例。

调用数据类型变换函数或重载运算符函数时；

定义UNSIGNED类型的数据时。

举例如下：

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

IFtemp="

11111111"

THENtemp:

00000000"

ELSEtemp:

=temp+16;

ENDIF;

5-9.为什么说一条并行赋值语句可以等效为一个进程？

如果是这样的话，怎样实现敏感信号的检测？

因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。

由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。

5-10.比较CASE语句和WITH_SELECT语句，叙述它们的异同点？

相同点：

CASE语句中各子句的条件不能有重叠，必须包容所有的条件；

WITH_SECLECT语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。

另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。

不同点：

CASE语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；

WITH_SECLECT语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。

5-11.将以下程序段转换为WHEN_ELSE语句：

PROCESS（a,b,c,d）

IFa=’0’ANDb=’1’THENNEXT1<

1101"

ELSEIFa=’0’THENNEXT1<

ELSEIFb=’1’THENNEXT1<

ELSENEXT1<

1011"

ENDIF;

原程序转换如下:

ARCHITECTUREoneOFmuxIS

PROCESS（a,b,c,d）

NEXT1<

110"

1WHENa=’0’ANDb=’1’ELSE

dWHENa=’0’ELSE

cWHENb=’1’ELSE

ENDone;

5-12使给出一位全减器的算法描述、数据流描述、结构描述和混合描述。

数据流描述：

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityf_sub1is

port（

a,b:

INstd_logic;

cin:

diff,Cout:

OUTstd_logic

）;

end;

architectureaoff_sub1is

signals:

std_logic_vector（2downto0）;

begin

=Cin&

process（a,b,cin）

casesis

when"

000"

diff<

cout<

001"

010"

011"

100"

101"

111"

whenothers=>

endcase;

enda;

行为描述：

entityf_sub4is

a,b,cin:

INstd_logic;

architectureaoff_sub4is

=axorbxorcin;

cout<

=（notaandb）or（notaandcin）or（bandcin）;

5-13用VHDL描述下列器件的功能：

（1）十进制——BCD码编码器，输出使能为低电平有效。

entitybin_bcdis

bin:

inintegerrange0to20;

--ena:

instd_logic;

BCD_out:

outstd_logic_vector（7downto0）

architectureaofbin_bcdis

Binary_BCD:

Block

BCD_out<

WHENBIN=0ELSE

00000001"

WHENBIN=1ELSE

00000010"

WHENBIN=2ELSE

00000011"

WHENBIN=3ELSE

00000100"

WHENBIN=4ELSE

00000101"

WHENBIN=5ELSE

00000110"

WHENBIN=6ELSE

00000111"

WHENBIN=7ELSE

00001000"

WHENBIN=8ELSE

00001001"

WHENBIN=9ELSE

00010000"

WHENBIN=10ELSE

00010001"

WHENBIN=11ELSE

00010010"

WHENBIN=12ELSE

00010011"

WHENBIN=13ELSE

00010100"

WHENBIN=14ELSE

00010101"

WHENBIN=15ELSE

00010110"

WHENBIN=16ELSE

00010111"

WHENBIN=17ELSE

00011000"

WHENBIN=18ELSE

00011001"

WHENBIN=19ELSE

00100000"

WHENBIN=20ELSE

endblock;

（2）时钟（可控）RS触发器。

USEIEEE.std_logic_1164.ALL;

ENTITYffrsIS

PORT（s,r:

q,qb:

OUTstd_logic）;

ENDffrs;

ARCHITECTURErtlOFffrsIS

SIGNALqn,nqn:

std_logic;

qn<

=rNORnqn;

nqn<

=sNORqn;

=qn;

qb<

=nqn;

ENDrtl;

（3）带复位端、置位端、延迟为15ns的响应CP下降沿触发的JK触发器。

entityjkffis

j,k,rst,clr:

INbit;

clk:

inbit;

q,nq:

outbit

architectureaofjkffis

signalq_s,nq_s:

bit;

process（j,k,rst,clr,clk）

ifrst='

then

q_s<

nq_s<

elsifclk'

eventandclk='

ifclr='

elsifj='

andk='

=notq_s;

=notnq_s;

else

null;

=q_s;

nq<

=nq_s;

endprocess;

（4）集成计数器74161

Libraryieee;

entitycnt4is

clk,LDN,CLRN:

d,c,b,a:

carry:

outstd_logic;

qd,qc,qb,qa:

outstd_logic

architectureaofcnt4is

signaldata_in:

std_logic_vector（3downto0）;

data_in<

=d&

process（data_in,clk,ldn,clrn）

variablecnt:

std_logic_vector（3downto0）;

ifclrn='

cnt:

=（others=>

）;

ifldn='

=data_in;

=cnt+1;

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