学号姓名译码器实验报告Word下载.docx
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实验时间：
（1班）
一、实验室名称：
虚拟仪器实验室
二、实验项目名称：
3-8译码器实验
三、实验学时：
4学时
四、实验原理
开发板上共四个按键：
SW3~SW6，其中SW3为总开关；
SW4、SW5、SW6作为三个译码输入。
本实验3-8译码器所有的接口如下。
inputext_clk_25m,
计算机（安装QuartusII&
软件平台）；
2.CycloneIVFPGA开发板一套（带AlteraUSB-Blaster下载器）。
八、实验步骤
（1）新建工程，设置器件属性：
在QuartusII平台中，新建一个工程（注意命名规范），在“Family”中选择“CycloneIVE”系列，“Availabledevice”中选择具体型号“EP4CE6E22C8”，设置好器件属性。
在EDAToolSettings页面中，可以设置工程各个开发环节中需要用到的第三方（Altera公司以外）EDA工具，我们只需要设置“Simulation”工具为“ModelSim-Altera”，Format为“VerilogHDL”即可，其他工具不涉及，因此都默认为<
None>
。
（详见实验指导书）
（2）Verilog源码文件创建与编辑：
点击菜单栏的“File→New…”，然后弹出如图所示的新建文件窗口，在这里我们可以选择各种需要的设计文件格式。
可以作为工程顶层设计文件的格式主要在DesignFiles类别下，我们选择VerilogHDLFile（或者VHDLFile）并单击OK完成文件创建。
将新建的文件保存后通过菜单栏“Project→Add/RemoveFilesinProject”将刚刚创建的文件加入新建的工程中，点击“Add”加入后选择OK按钮。
（3）Modelsim仿真验证：
将工程编译，无误后，采用第三方EDA仿真工具Modelsim进行仿真。
1）设置路径：
点击Tools→Options…”，进入选项卡“GeneralEDAToolOptions”，设置“Modelsim-Altera”后面的路径，即我们安装Modelsim时的路径；
2）完成测试脚本创建与编辑；
3）测试脚本关联设置；
4）调用Modelsim进行功能仿真和时序仿真。
（4）管脚分配：
根据文档“SF-CY4FPGA学习板原理图”对3-8译码器的进行引脚分配。
（5）综合、实现与配置文件产生综合。
（6）FPGA在线下载配置：
1）连接开发板并给开发板供电；
2）开启Programmer界面；
3）识别USB-Blaster；
4）执行在线下载操作。
（7）拨动开发板对应按钮，观察输出是否符合预期。
（8）给开发板断电，清理器件，实验结束。
九、实验数据及结果分析
用VerilogHDL语言编写3-8译码器源码如下：
moduletxt1（
inputext_clk_25m,
inputext_rst_n,
input[3:
0]switch,
outputreg[7:
0]led
）;
always@（posedgeext_clk_25mornegedgeext_rst_n）
if（!
ext_rst_n）
led<
=8'
hff;
elseif（switch[0]）
elsebegin
case（switch[3:
1]）
3'
b111:
led<
b1111_1110;
b110:
b1111_1101;
b101:
b1111_1011;
b100:
b1111_0111;
b011:
b1110_1111;
b010:
b1101_1111;
b001:
b1011_1111;
b000:
b0111_1111;
default:
;
endcase
end
endmodule
TestBench源码如下：
parameterPERIOD=40;
alwaysbegin
#（PERIOD/2）ext_clk_25m=0;
#（PERIOD/2）ext_clk_25m=1;
end
initialbegin
ext_rst_n=0;
switch=4'
b0000;
#10000;
ext_rst_n=1;
always#100switch[0]=~switch[1];
always#40switch[3:
1]=switch[3:
1]+1;
提供仿真波形并对波形进行文字说明：
功能仿真总体波形图1（波形上同时体现switch[0]=1和switch[0]=0两种情况）：
功能仿真波形图2（switch[0]=1）
当switch[0]=1时，无论输入switch[3:
1]如何变化，输出led始终保持不变，即所有的灯不亮。
功能仿真波形图3（switch[0]=0）
当switch[0]=0时，输出状态随着switch[3:
1]的变化而变化，需要覆盖到所有led都曾点亮的情况。
时序仿真总体波形图（波形上需要体现延时情况）
根据原理图完成管脚分配（提供管脚分配截图）
输入端口：
时钟复位/按键SW3~SW6：
输出端口：
图1管脚分配对应关系图
根据上面原理图对应关系，可以得到对应得到输入/输出端口对应的管脚，双击每个信号对应的Location部分，输入对应的管脚即可完成分配。
分配好的如下图所示：
图2管脚分配图
FPGA在线下载配置（在开发板上观察实验结果）
十、实验结论
通过本次实验设计并仿真了3-8译码器，且在板子上成功进行了验证！
十一、实验中遇到的问题及相应的解决办法
（1）程序BUG较多
答：
写程序时应多注意细节
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