Layout集成电路版图注意事项及技巧地总结Word下载.docx
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2、防止天线效应
长金属〔面积较大的金属〕在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和。
解决方案：
〔1〕插一个金属跳线来消除〔在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除〕。
〔2〕把低层金属导线连接到扩散区来防止损害。
3、芯片金属线存在寄生电阻和寄生电容效应
寄生电阻会使电压产生漂移，导致额外的噪声的产生
寄生电容耦合会使信号之间互相干扰
关于寄生电阻：
〔1〕镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
〔2〕加粗金属线
〔3〕存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。
关于寄生电容：
（1）防止时钟线和信号线的重叠
（2）两条信号线应防止长距离平行，信号线之间交叉对彼此的影响比二者平行要小
（3）输入信号线和输出信号线应该防止交叉
（4）对于易受干扰的信号线，在两侧加地线保护
（5）模拟电路的数字局部需要严格的隔离开
四、保护环
1、防止闩锁效应
最常见的latchup诱因是电源，地的瞬态脉冲。
这种瞬态脉冲可能产生原因是瞬态电源中断等。
它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的MOS管，周围需要加保护环。
2、容易发生latch-up的地方：
任何不与power,supply,substrate相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate，但凡和这样的引线相连的源区，漏区都要接保护环。
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。
4、N管的周围应该加吸引少子电子的N型保护环〔n-sub〕，n-sub连接vdd
P管的周围应该加吸收少子空穴的P型保护环〔p-sub〕，p-sub连接vss
双环对少子的吸收效果比单环好
五、衬底噪声
1、衬底噪声产生原因
源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：
〔1〕对于轻掺杂的衬底要用保护环把敏感电路包围起来
〔2〕把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd和衬底的跳动一致，也可以消除衬底噪声。
〔3〕场屏蔽作用：
每个block外围一层金属，使每单元模块同电势而且模块之间不相互影响。
3、衬底可靠电位的连接
〔1〕尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
〔2〕把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
六、管子的匹配精度
1、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向一样。
2、配置dummy器件，使版图周围环境一致，结构更加对称。
3、在处理匹配性要求高的对管时，采用交叉对称的结构比拟好。
4、MOS管的匹配主要有四方面影响因素
栅面积：
匹配度与有源区面积〔s=w*l〕成反比关系
栅氧化层厚度：
一般栅氧化层的管子匹配度较高
沟度调制：
管子的不匹配与Vgs的不匹配成正比与沟度成反比。
方向：
沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要匹配的管子放在一个cell中，防止因旋转cell而产生方向不一致。
5、dummy器件的详细描述
如果周边环境不同，会使工艺中的刻蚀率不同。
比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。
例子：
尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummygate，这样可以保证比拟准确的电流匹配，而且这种dummygate的宽度可以比实际的栅宽小，各个小管子的gate最好用metal联起来，如果用poly连会引起刻蚀率的偏差。
6、主要单元电路的匹配
差分对管位置和连线长短都要对称，能合为一条线的连线就要合。
差分对主要使Vgs匹配，而电流镜主要使ID匹配。
7、MOS管匹配的几点主要事项：
（1）接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应参加dummy走线。
（2）最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-well属深扩散，pmos要放在阱内距阱边较远处。
（3）尽量使用nmos管来做匹配管，因为nmos管比pmos管更易达到匹配。
（4）为防止由梯度引起的mismatch，采用mon-centroidlayout同心结构，且尽量严密，差分对采用cross-coupledpairs〔交叉耦合〕结构。
（5）匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。
8、大功率供电的版图与宽长比拟大的器件的版图
（1）w较大的管子应折成小单元并联，原如此是每个单元的电阻应小于所有单元连接起来的总和。
（2）如果折成的单元数过多，应分两排摆放。
（3）大功率供电一般出现在有大电流的地方，防止电迁移。
9、电源线，地线，信号线的布线
（1）不同电路的电源线和地线之间会有一些噪声影响。
模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。
（2）模拟电路和数字电路的gnd要分开。
（3）电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。
（4）信号线的布线：
如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：
采用差分结构把crosstalk化为公模扰动。
对敏感信号进展保护：
把敏感信号屏蔽起来
将敏感电路局部与易产生噪声的地方间距增大。
Cadence快捷键
Ctrl+A：
全选
Shift+B：
升到上一级试图
B：
去某一级
Ctrl+C：
中断某个指令，一般用ESC
Shift+C：
裁切；
首先调用命令，选中要裁切的图形，后画矩形裁切
Ctrl+D：
取消选择
Shift+E和E：
是控制用户预设的一些选项
Ctrl+F：
显示上层等级Hierarchy
Shift+F：
显示所有等级
Ctrl+G：
ZoomtoGrid
G：
开关引力吸附到某些节点
I：
插入
Shift+K：
去除标尺
K：
标尺
L：
标签工具
M：
移动工具
Shift+M：
合并工具
Ctrl+N，Shift+N，N：
控制线走向的
Ctrl+N：
先横后竖
Shift+N：
直角正交
N：
斜45°
+正交
Shift+O：
旋转工具
O：
插入接触孔
P：
画金属线
Q：
打开设置属性对话框
Ctrl+R：
重画
R：
矩形工具
Ctrl+S：
添加拐点，值的path线打弯
Shift+S：
search查找
Shift+T：
HierachyTree
T：
层切换
U：
撤销
V：
关联，将一个图像关联到另一个图形
Ctrl+W：
关闭窗口
W：
前一试图
Ctrl+X：
适合编辑
Shift+X：
下降一等级
X：
在Hierarchy菜单中
Y：
区域复制，可以复制一局部cell
Shift+Y：
粘贴
Ctrl+Z：
放大
Shift+Z：
缩小
四．版图技巧
1．对敏感线的处理
对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交织纠缠的走线会影响敏感线的信号。
对于要求比拟高的敏感线，如此需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，线接地。
比如我用M3做敏感线，如此上下用M2和M4重叠一层，左右用M3走，线均接地。
等于把它像电缆一样包起来。
2．匹配问题的解决
电路中如果需要匹配，如此要考虑对称性问题。
比如1：
8的匹配，如此可以做成3×
3的矩阵，“1〞的放在正中间，“8〞的放在四周。
这样就是中心对称。
如果是2：
5的匹配，如此可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3．噪声问题的处理
噪声问题处理的最常用方法是在器件周围加保护环。
Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；
做在NWELL里面的如此周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，如此一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4．版图对称性
当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：
一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。
如把一个管子拆成两个可以AB
BA
的方式
如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式
五．布线
布线是一个全局问题。
在画较大的电路时候是很重要的。
首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：
各输入输出之间的连线最短，最方便；
各模块接出去连PAD的各端口方便；
高频线距离尽量短；
输入输出之间相隔比拟远等。
问题需要在着手画各模块之前先有个安排。
在画好各模块后摆放时会做调整，但大局不变。
连线一般的规如此是单数层金属和双数层金属垂直，比如一三五层连水平；
二四六层连垂直。
但这样的主要目的是各层能方便走线，排得密集。
所以也不是死规如此，在布线较稀疏的情况下可以做适量变通。
在布线时最重要的问题是考虑电路的各支路电流问题。
首先要明确各支路电路的峰值，这样就能确定金属线的最小宽度。
确保整条支路不会被电流过大而烧断。
当然连线也不能太宽，这样的话电容会大。
电路中如果画到电流源可以离得较远，因为电流源理想的时候电阻无穷大，这就意味着电流源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。
六．版图流程
整体――各模块――模块布线――各模块通过DRC，LVS――整体布线――整体通过DRC,LVS，通过天线效应DRC――提取后仿参数
DRC：
在线的有DIVA只需把.rul文件放在相应下直接在线跑
Dracula：
非在线
LVS：
也有DIVA,DRACULA等。
本次使用calibre进展lvs。
具体流程如下：
1．版图生成GDS文件。
在icfb窗口的“file〞中选“export〞的“stream〞
2．生成netlist。
在ADS中的“tool〞里export网表
3．用LVS文件，修改其中对应的layyout和netlist文件名称。
把以上三个文件放在同一下。
EDA中在该下跑CALIBRE
命令：
calibre〔空格〕－lvs〔空格〕做lvs的文件名
在生成的lvs.rep中找错误。
注意：
layout中，gnd和vdd作为pin。
Pin只用.txt对应的metal标识。
在跑好LVS后，要在版图上对应的地方找到可能的错误，需要以下步骤：
在icfb窗口：
load“～/calivre.skl〞
Calibre－Setup－Socket…
在lvs路径caliber－rvesvdb&
在【svdb】窗口setup－layoutviewer
七．ELLA的心得
1．关于电路的问题
画模拟版图首先要注意的是线宽问题。
每条支路上的电流是多少要问清电路设计者。
对于比拟大电流的支路，线宽一定要满足电流，但也不能太宽，否如此寄生电容肯定会大。
可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。
画版图的时候也不能一味埋头苦画，远抱着质疑的态度。
比如判断设计者给出的电流是否正确可信，给出的结构和器件尺寸是否合理等。
这就需要对电路知识有很好的了解，懂电路来画版图才有意思。
2．关于ESD的问题
一般的工艺模型里可能会提供ESD模型。
但是本次流片并没有。
ESD需要自己画。
参考文件中给出ESD的设计规如此，有些是DRC做不出来的，需要自己注意。
ESD需要在输入输出口，电源和地之间，不同的电源之间等都做，而且结构不同。
对于栅直接接到PAD的电路，需要特别注意。
在栅往外接的时候接一个200欧姆的电阻，这样电流进来的时候不容易将栅极击穿。
在该PAD两边最好放GND和VDD的pad，这样电流容易往两边走。
3．关于滤波电容问题
在电路的空隙地方填入滤波电容。
具体接法是：
NMOS管的源漏接地，栅接电源；
PMOS管的源漏接电源，栅接地。
本次电路中滤波电容采用mm模型，管子做成10um×
10um，四周围相应的GUARDRING。
4．关于天线效应
第一层金属在接栅时候如果面积很大就会收集离子使得电位而击穿栅氧层。
此时应该将第一层金属断开，往上连接，最好连到最高层。
如果需要走第一层就再连回来。
5．关于电源线和地线问题
电源线和地线一般在60um左右。
但是线宽超出20um工艺上有问题因此需要打孔。
本次电路的处理方式是没有打孔，将线接成三根20um的从pad引出来，布线时，按照
Vddgndvddgndvddgnd这样间隔的布线。
整个版图的电源和地线呈网格状，这样压降小，稳定。
6．学会看参考文件
总的文件是guideline里面有一些规定。
不像DRC那样必须遵守。
这次没有仔细看。
关于DRC,LVS,LPE等的相关文件在给出的文件里都有。
DESIGNRULE等文件需要在画之前先有了解。
在画之前应该把信息过目一遍，心中有数。
至少知道信息在地方。
7.本次流片所画版图：
画版图需要极大的耐心和细心。
最主要的是心态保持平和轻松，切忌烦躁。
即使时间紧迫，也不能抱着得过且过的心态，一定要尽量做到最优。
〔水瓶座的完美主义这里发挥了作用〕
虽然之前大家都说一个这样的chip一个月是非常紧X的，最后还是按时完成。
只要相信自己能做到，就一定真的能做到。
除此之外，还需要很强的韧性。
如果看到DRC出来几万个错误也不能崩溃。
其实可能都是一个问题造成的，逐一改正来就可以啦！
！
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