SOC设计实验报告材料Word格式.docx
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解：
自动售货机的verilog代码如下所示：
moduleAUTOSEL（five,ten,clk,rst,out）;
inputten,five;
inputclk;
inputrst;
outputout;
wireout;
reg[1:
0]state;
parameterst0=2'
b00,
st1=2'
b01,
st2=2'
b10,
st3=2'
b11;
always@（posedgeclkornegedgerst）
begin
if（rst==0）
begin
state<
=st0;
end
else
case（state）
st0:
if（five==1）
=st1;
if（ten==1）
=st2;
st1:
=st3;
st2:
st3:
default:
endcase
end
end
assignout=（state==st3）?
1:
0;
endmodule
3）编写testbench，并使用SynopsysVCS进行仿真；
testbench测试代码如下：
moduletestbench;
regclk,rst_n;
regfive_cents,ten_cents;
wiresoda_out;
always#1clk=~clk;
initial
clk=0;
five_cents=0;
ten_cents=0;
rst_n=1;
#10rst_n=0;
#10rst_n=1;
//1三个五分的
#10five_cents=1;
#2five_cents=0;
//2一个五分，一个十分
#20five_cents=1;
#10ten_cents=1;
#2ten_cents=0;
//3两个十分
#20ten_cents=1;
//4一个十分，一个五分
//5两个五分，一个十分
#10
$stop;
AUTOSELAUTOSEL（five_cents,ten_cents,clk,rst_n,soda_out）;
Endmodule
测试波形图如下所示：
Autosel-vcs仿真波形
最下边一行代表的是投5分，倒数第二行代表的是复位信号，第三行是时钟信号，第二行是投10分，由图可知，在投3个5分，1个5分、1个10分，两个10分，1个10分、1个5分，2个5分、1个10分都可使输出信号为1，满足题意要求。
4）使用SynopsysDC进行综合。
autosel.con约束文件如下：
##################Constrain######################
#reset_design
create_clock-period490.2[get_portsclk]
#创建频率为2.04MHz的时钟信号
set_clock_latency-source-max10[get_clocksclk]
set_clock_latency-max10[get_clocksclk]
set_clock_uncertainty-setup20[get_clocksclk]
set_clock_transition10[get_clocksclk]
set_input_delay-max60-clockclk[get_portsten]
set_input_delay-max60-clockclk[get_portsfive]
set_driving_cell-lib_cellbufbd7[all_inputs]
set_output_delay-max80-clockclk[get_portsout]
set_load[load_ofcb13fs120_tsmc_max/bufbd7/I][get_portsout]
set_max_area10000
DC综合脚本文件dc.tcl如下：
############runscript####################
printvartarget_library
printvarlink_library
check_library
check_tlu_plus_files
read_verilog./rtl/autosel.v
#读文件
Link
#连接到目标库
check_design
#检测设计是否由问题
source./scripts/autosel.con
#加上约束文件
check_timing
#检测时序
compile_ultra-scan-retime
#对文件进行编译
redirect-tee-filerc.rpt{report_constraint-all}
redirect-tee-filert.rpt{report_timing}
redirect-tee-filera.rpt{report_area}
#产生各种约束的报告
write-fddc-hier-outautosel.ddc
#生成最后的.ddc文件
产生的rc.rpt文件：
Information:
Updatingdesigninformation...（UID-85）
****************************************
Report:
constraint
-all_violators
Design:
AUTOSEL
Version:
G-2012.06-SP4
Date:
TueMay2020:
15:
052014
Thisdesignhasnoviolatedconstraints.
1
产生的rt.rpt文件：
timing
-pathfull
-delaymax
-max_paths1
*Some/alldelayinformationisback-annotated.
OperatingConditions:
cb13fs120_tsmc_maxLibrary:
cb13fs120_tsmc_max
WireLoadModelMode:
Inactive.
Startpoint:
state_reg[0]
（risingedge-triggeredflip-flopclockedbyclk）
Endpoint:
out（outputportclockedbyclk）
PathGroup:
clk
PathType:
max
PointIncrPath
-----------------------------------------------------------
clockclk（riseedge）0.000.00
clocknetworkdelay（ideal）20.0020.00
state_reg[0]/CP（sdcrb1）0.0020.00r
state_reg[0]/Q（sdcrb1）1.2321.23r
U15/Z（an02d1）0.14*21.37r
out（out）0.00*21.37r
dataarrivaltime21.37
clockclk（riseedge）490.20490.20
clocknetworkdelay（ideal）20.00510.20
clockuncertainty-20.00490.20
outputexternaldelay-80.00410.20
datarequiredtime410.20
dataarrivaltime-21.37
slack（MET）388.83
左侧一列是每一项计划所用的时间，右侧一列是到目前所用的总时间，而且我们可以看出来实际的到达时间远远小于要求的时间，因此时序方面是满足设计要求的。
产生的ra.rpt文件：
area
Library（s）Used:
cb13fs120_tsmc_max（File:
/cad/share/ref/libs/mw_lib/sc/LM/sc_max.db）
Numberofports:
5
Numberofnets:
15
Numberofcells:
8
Numberofcombinationalcells:
6
Numberofsequentialcells:
2
Numberofmacros:
0
Numberofbuf/inv:
Numberofreferences:
Combinationalarea:
10.000000
Buf/Invarea:
0.000000
Noncombinationalarea:
15.750000
NetInterconnectarea:
undefined（Wireloadhaszeronetarea）
Totalcellarea:
25.750000
Totalarea:
undefined
组合逻辑电路所用的面积为10um2，非组合逻辑所用面积为15.75um，因此总的面积为25.75um2。
最终的综合电路图：
Autoseldc综合电路
三、实验报告要求
1）设计思路，状态定义，转台转换图。
2）使用VerilogHDL完成设计。
3）编写testbench。
4）VCS完成仿真，对仿真结果进行分析。
5）编写SynopsysDC综合脚本文件dc.tcl以及约束文件autosel.con。
6）使用SynopsysDC进行综合，给出综合后的报告，包括rc.rpt，rt.rpt，ra.rpt，并做必要说明。
7）综合后的电路图。
四、分析与讨论
在做本次试验时，由于刚开始使用的投币信号的脉冲较宽，使得输出信号在时输出信号有效的最后一个信号为高时，状态发生了连续的跳转，最后的输出信号也发生了迅速的变化，考虑时序之后，使用单周期脉冲的输入信号使得输出信号在下一个周期有效，而在过一个周期由于此时输入信号无效，使得状态不再改变而使得输出信号也只有在一个周期内为高电平，从而满足了要求。
此外，在刚开始设计时由于对状态机的编写规范不清楚，使用了ten和five作为always语句的触发条件，虽然可以仿真出波形，但是由于不符合dc综合的规范，使得在dc时出现了“将CLK信号作为输入信号”的错误，状态机的下周期逻辑只能使用clk作为触发条件。
五、教师评语
签名：
日期：
成绩
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