带有偶效验电位数据发生器课程设计报告文档格式.docx
《带有偶效验电位数据发生器课程设计报告文档格式.docx》由会员分享，可在线阅读，更多相关《带有偶效验电位数据发生器课程设计报告文档格式.docx（16页珍藏版）》请在冰豆网上搜索。
设计工作量
1、VHDL语言程序设计；
2、波形仿真；
3、在实验装置上进行硬件测试，并进行演示；
4、提交一份完整的课程设计说明书，包括设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程，参考文献、设计总结等。
进度安排
起止日期（或时间量）
设计内容（或预期目标）
备注
第1天
课题介绍，答疑，收集材料
第2天
设计方案论证
第3天
进一步讨论方案,对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计
第4天
设计VHDL语言程序
第5~9天
在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示
第10天
编写设计说明书
教研室
意见
年月日
系（部）主管领导意见
长沙学院课程设计鉴定表
姓名
学号
专业
电气工程及其自动化
班级
2班
设计题目
带有偶校验位的数据发生器设计
指导教师
指导教师意见：
评定等级：
教师签名：
日期：
答辩小组意见：
答辩小组长签名：
日期：
教研室意见：
教研室主任签名：
系（部）意见：
系主任签名：
日期：
说明
课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；
目录
第1章设计方案与论证5
1.1设计内容及要求5
第2章模块设计6
2.1分频模块6
2.2顶层文件7
第3章总体设计与仿真10
3.1总体设计方案10
3.2引脚分配15
实验总结与体会16
参考文献：
16
1．设计内容及要求
2．大体步骤
1.课题介绍
2.设计方案论证
3.进一步讨论方案,对设计方案进行必要的修正，方案确定后开始进行VHDL语言程序设计
4.设计VHDL语言程序
5.在实验装置上进行硬件测试，对VHDL语言程序进行必要的修正，并进行演示
根据要求，该数据发生器具有三个输入端，输入为一组并行3位二进制数码，输岀是一组串行，输岀是一组串行的四位二进制数码，其中串行输岀的数码的最后一位（即最高位）为偶校验位，前3位依次为数据位，当输入的3位二进制码中有奇数个1时，使其偶校验位为1，否则为0。
2.1分频模块
2.1.1vhdl语言程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityfenpinis
port（clkk:
instd_logic;
y:
outstd_logic）;
endfenpin;
architectureoneoffenpinis
signalfull:
std_logic;
begin
p_reg:
process（clkk）
variablecnt:
integerrange1to10;
begin
ifclkk'
eventandclkk='
1'
then
ifcnt=5then
cnt:
=1;
full<
='
;
else
=cnt+1;
0'
endif;
endif;
endprocessp_reg;
p_div:
process（full）
variablecnt2:
iffull'
eventandfull='
cnt2:
=notcnt2;
ifcnt2='
y<
else
endif;
endif;
endprocessp_div;
end;
2.1.2程序仿真
根据vhdl程序要求仿真结果如下：
2.2顶层文件
2.2.1vhdl语言程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSHIFTIS
PORT（CLK,en:
INSTD_LOGIC;
DIN:
INSTD_LOGIC_VECTOR（2DOWNTO0）;
led_selout:
outstd_logic_vector（3downto0）;
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0）;
QB:
OUTSTD_LOGIC）;
END;
ARCHITECTUREhavOFSHIFTIS
COMPONENTfenpin
PORT（clkk:
ENDCOMPONENT;
SIGNALREG:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALCY,clkd:
STD_LOGIC;
signaldi:
std_logic_vector（2downto0）;
SIGNALD:
STD_LOGIC_vector（3downto0）;
signalwei:
std_logic_vector（1downto0）;
u1:
fenpinportmap（clkk=>
clk,y=>
clkd）;
process（clkd）
ifclkd'
eventandclkd='
ifwei="
11"
wei<
="
00"
else
=wei+1;
endif;
endprocess;
process（wei）
caseweiis
WHEN"
=>
LED_selout<
0001"
01"
0010"
10"
0100"
1000"
whenothers=>
null;
ENDCASE;
ENDPROCESS;
PROCESS（en,clkd）
BEGIN
then
IFEN='
THEN
CY<
=DIN（0）XORDIN
（1）XORDIN
（2）;
REG<
=CY&
DIN;
REG（2DOWNTO0）<
=REG（3DOWNTO1）;
ENDIF;
ENDIF;
QB<
=REG（0）;
D<
=cy&
diN;
PROCESS（d,wei）
BEGIN
ifwei="
caseD（0）is
when'
led7s<
1000000"
1111001"
whenothers=>
endcase;
caseD
（1）is
when'
cased
（2）is
cased（3）is
endprocess;
ENDHAV;
2.2.2程序仿真
根据程序要求仿真结果如下:
第3章总体设计与仿真
3.1总体设计方案
以上各个模块通过仿真测试后，将上述设计的各模块通过一定的连接关系整合起来即得到总体设计方案。
总体程序如下：
对该程序仿真的波形如下：
图3.1总体仿真波形
3.2引脚分配
图3.2引脚分配图
实验总结与体会
[1]、EDA技术实用教程—vhdl版
升级会员 