PLL锁相环的ADS仿真_精品文档资料下载.pdf

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2009年年2月月上海上海电子民工电子民工QQ：

47086388锁相环基础锁相环基础在通信系统中产生可变的本振信号（LO）的方法有以下几种：

倍频/混频、直接数字频率合成（DDS）和锁相环技术（PLL）。

其中倍频/混频方法杂散较大，谐波难以抑制；

DDS器件工作频率较低且功耗较大，而PLL技术相对来说具有应用方便灵活与频率范围宽等优点，是现阶段主流的频率合成技术。

目前生产PLL芯片的知名厂商有：

模拟器件公司（ADI）、美国国家半导体公司（NS）、德州仪器（TI）等。

他们的代表型号分别有ADF4111（ADI）、LMX2346（NS）、TRF3750（TI）。

1.基本工作原理基本工作原理锁相环包括四个基本模块：

压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路滤波器（LPF），如下图图1锁相环基本框图压控振荡器压控振荡器（VCO）：

产生射频信号。

其输出频率受到控制电压的影响，大多数VCO的输出频率随控制电压升高而升高，即具有正斜率；

分频器分频器（Div）：

对VCO的输出频率进行分频，使频率降下来以便于处理；

鉴相器鉴相器（PD）：

对输入的参考频率（相位）fref和分频后的fbak进行比较，根据频率（相位）之差产生对应的输出电压；

低通滤波器低通滤波器（LPF）：

对鉴相器输出的电压进行滤波，为VCO提供干净的控制电压，同时为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器环路滤波器。

PLL是一个频率/相位的自动控制系统：

假如fout偏离期望的频率，则fbak会与fref产生一定的频差，此时鉴相器会根据该频差输出对应的控制电压去迫使fout回到期望的频率；

当fref变化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随频差的大小而改变，迫使fout变化到对应的频率，以保证fbak与fref相等。

也就是说，我们可以通过改变fref使fout变化到我们希望的频率，同时fout还能够自动跟踪fref的变化，这个特点使PLL能够用作频率合成器和调制/解调器。

2.锁相环性能参数锁相环性能参数锁相环系统有以下几个较为重要的技术指标：

频率准确度：

实际输出频率fout与标称输出频率fo之差，一般由分频数N与参考源fref决定；

频率稳定度：

在一定时间间隔内，频率的相对变化程度（f-fo）/fo，单位一般为ppm（10-6）或ppb（10-9），该指标一般由参考源fref决定；

频率精度：

相邻两个输出频率的最小间隔，对于整数分频，其频率精度等于fref；

对于小数分频，其频率精度可为任意小；

电子民工电子民工QQ：

47086388频率范围：

锁相环系统输出频率的范围，该指标由VCO频率范围和锁相环芯片内的分频器共同决定；

换频时间：

锁相环系统输出信号从一个频率切换到另一个频率时，其输出从突变到重新进入稳定状态所用的时间，该指标由系统阻尼系数和环路带宽决定；

频谱纯度：

该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参考源、鉴相器和电荷泵决定，带外相位噪声主要由VCO决定。

我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁相环为例进行讲解。

对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个线性的反馈系统，其系统框图如下：

Z（s）KdKv/s低通滤波器LPF鉴相器PD压控振荡器VCO1/N分频器Div-+ioeucb图2电荷泵锁相环的系统框图其中

（1）Kd是鉴相器与电荷泵的鉴相增益，2cpdIK=，Icp为电荷泵的充放电电流；

（2）Z（s）是环路滤波器的传输函数；

（3）Kv是VCO的压控增益，单位是弧度/伏；

因为VCO是一个积分环节，所以它的传输函数分母中含有一个积分算子s；

（4）N是环路的分频比，即b=o/N（fbak=fout/N）；

因此锁相环的开环传递函数为：

1（）（）（）bvdkdiKKKGsKZsZssNNsv=iii

（1）闭环传递函数为：

（）（）（）1（）（dvkd）vNKKZsGssGsNsKKZs=+

（2）典型的锁相环开环传递函数伯德图为：

470863880-90-180f（Gk）/（）L（Gk）/（dB）0/（rad/s）/（rad/s）20logK-20dB/deccg相位裕度幅值裕度-40dB/dec-20dB/dec图3锁相环开环传递函数的伯德图图中，c为环路增益降为0dB时的频率，即通常所说的环路带宽环路带宽。

幅值裕度幅值裕度和相位裕度相位裕度是描述系统稳定程度的两个关键参数，定义如下：

（）kgLG=幅值裕度（3）180（）c=+相位裕度=（4）其中，L（Gk）=20logGk。

工程中，系统的幅值裕度一般会设计为6dB，即系统开环增益再变大2倍也不会到达不稳定状态。

而相位裕度一般要求为3060，通常取45。

若相位裕度加大，系统响应的过渡过程会变长。

3.环路滤波器的计算环路滤波器的计算在实际的工程应用中，分频器、鉴相器与电荷泵这三部分都已经被封装于锁相环IC里，工程师所需要做的基本上只是根据系统要求计算出合适的环路滤波器并调试。

下面以2阶无源环路滤波器（图4）为例来讲解各元件值的求解过程，因计算过程较为繁琐，这里只给出求解方法，并不进行实际的运算。

该滤波器的传输函数为222212121（）（）RCsZsRCCsCCs+=+（5）则锁相环系统的开环传递函数为2222121212

（1）（）（）（1dvkKKRCsGsRCC）NCCssCC+=+（6）博客：

47086388C1C2R2Z（s）Icpuc图42阶无源环路滤波器令212112RCCTCC=+,，把上式的s换成j，则有22TRC=22211

（1）1（）

（1）2dvkKKjTTGjNCjTT+=+i（7）从上式可看出系统的相位函数为：

21（）arctanarctankGjTT=（8）为了保证环路的稳定，通常我们期望在开环增益降为0dB（=c）时系统具有最大相位裕度（取45），即该点是相位曲线的拐点，因此可得（）45kcGj=+=?

（9）（）0|kcdGjd=（10）根据定义，开环增益在c处降为0dB，即（）1kcG=（11）由上面三个式子（9）、（10）和（11）即可算出环路滤波器各个元器件的值。

由于环路滤波器的计算过于复杂，一般不会采用手工计算，通常我们会借助各种仿真软件来求解。

47086388锁相环实例与仿真锁相环实例与仿真本节使用ADI公司的锁相环芯片ADF4111作为例子来讲解。

该芯片为整数分频芯片，其数据手册读者可到以下网址下载：

/的功能框图：

图5ADF4111功能框图以下是ADF4111的一些性能参数，详见数据手册：

RFINA为射频信号输入口，其信号来自VCO，该端口能接受的输入频率范围是80MHz1200MHz，3V供电时输入信号的幅度范围-15dBm0dBm；

REFIN为参考信号输入口，其信号来自参考源（如TCXO），该端口能接受的输入频率范围是5MHz104MHz，输入幅度要求至少为-5dBm；

鉴相器能接受的最大的输入频率为55MHz，因此需要确保分频后fref和fbak不超过该值；

电荷泵电流Icp可通过写寄存器控制，一共有8档，其范围由外部电阻Rset决定；

下面以一实际案例来讲解如何利用ADS计算合适的环路滤波器并估算其锁定时间和相位噪声。

设一窄带项目采用PLL芯片为ADF4111，各个系统模块的参数如下：

VCO输出频率：

900MHz10MHz；

VCO压控增益：

12MHz/V；

VCO相位噪声：

-30dBc/Hz10Hz，-80dBc/Hz1kHz，-120dBc/Hz100kHz，噪底为-140dBc/Hz；

参考源频率：

10MHz；

参考源相位噪声：

-90dBc/Hz10Hz，-130dBc/Hz1kHz，-145dBc/Hz100kHz，噪底为-150dBc/Hz；

系统频率间隔：

200kHz；

由于ADF4111是整数分频芯片，因此鉴相频率应选为系统频率间隔，即200kHz，则参博客：

47086388考分频器的分频比应设置为50，射频分频器的分频比应设置为450050；

芯片的电荷泵电流我们选取典型值5mA。

我们的设计目标设计目标是：

采用无源3阶环路滤波器，系统环路带宽为c=10kHz（环路带宽通常设置为鉴相频率fref的1/20左右），相位裕度为=4550。

1.计算环路滤波器计算环路滤波器启动ADS，新建工程：

ADS_PLL_prj。

接着我们在弹出的原理图的菜单栏中选择DesignGuidePLLSelectPLLConfiguration，这时会弹出选项卡，根据我们的设计依次选择如下：

频率合成器图6查看环路频率响应图7博客：

47086388ADF4111的鉴相器基于电荷泵结构图8采用无源3阶环路滤波器，此时系统为4阶系统图9选择完毕后，点击OK进行确认，系统会根据这些选项自动为我们生成如下的仿真原理图模板：

47086388图10PLL环路响应仿真模板原理图分为5个部分，其中：

1.用于仿真系统闭环特性；

2.变量设置区，用于设置环路各个参数；

3.用于仿真系统开环特性；

4.用于仿真环路滤波器频率响应，求得的Filt_out被用作计算的中间值；

5.仿真所需的仿真器、优化器、优化目标及公式编辑器。

我们先来看第1部分：

图11鉴相增益、滤波器器件值、VCO压控增益和分频值等各模块的参数都被设置成变量，统一放在第2部分的变量设置区内进行设置。

信号源不需要设置。

第3和第4部分情况与第1部分类似，我们不需要做任何改动。

第2部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动。

改动后如下图所示：

47086388图12变量列表VAR1内是环路各模块的参数，Kv是VCO压控增益，需要改为12MHz；

Id是电荷泵电流，需改为0.005，即5mA；

N0是射频分频器的分频数，需改为4500（这里一般取实际分频数的中间值）。

变量列表VAR3内是设计目标参数，UnityGainFreq是期望的环路带宽，需设置为10kHz；

Min_Phase_Margin和Max_Phase_Margin是期望的最小与最大相位裕度，我们把最大值改为50_deg；

SpurFreq和CL_SpurAtten是杂散频率和杂散频率处的衰减值，一般不需要改动