数字钟 报告Word格式.docx
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时间2010.01.11-2011.01.22
指导教师签名:
教研室主任(系主任)签名:
多功能数字钟的课程设计
一、设计题目:
多功能数字钟的电路设计
二、设计要求:
1)准确计时,以数字形式显示时、分和秒的时间。
2)小时的计时要求为“12翻1”,分和秒的时间要求为60进制。
3)校正时间。
三、题目分析:
数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。
秒脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,在此次实验中用555定时器来实现。
其主体电路的工作原理如下:
由555定时器产生1kHz的脉冲信号,经由74LS161构成的几级分频器后,输出1Hz的时钟,为由74LS161和74LS161构成的60进制“秒计数器”提供时钟,每累计60秒发出一个“分脉冲”信号,该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器,每累计60分,发出一个“时脉冲”信号,该信号将被送到“时计数器”。
“时计数器”采用12进制计数器,可以实现半天12h的累计。
译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码,通过六位LED显示器显示出来。
为了使数字钟的功能更加完善,增加了校时环节,校时电路是来对“时、分、秒”显示数字进行校对调整的环节。
四、总体方案:
此次设计大概可以分五个部分:
1kHz脉冲产生部分、一千分频部分、计数部分、显示部分、校时部分。
在1kHz脉冲产生部分中,用555定时器予以实现,通过调节电阻的大小最后得到我们所需要的1kHz脉冲;
在一千分频部分中,我们采用一个74LS161由反馈清零法构成10分频,再将3个74LS161串联构成一千分频;
在计数电路中,我们采用74LS161,将反馈清零的10分频和6分频串联构成分和秒计数器,在时计数器的设计中,由于牵涉到12点的下一个状态时01点,故采用反馈清零和反馈预置相结合的办法,个位和十位CP信号相同,个位信号达到1010时个位异步清零,个位和十位达到12点时两位同步置数,同时,十位的使能端由个位的输出信号控制;
显示部分我们采用了译码管,省去了串接译码器再显示的麻烦,简化了电路结构;
在校时部分中,我们选用的是手动校时的方式,通过单刀双掷开关控制秒脉冲给分和小时的计数,从而达到校时的目的。
通过以上几个部分的共同作用,最终达到该项设计的所有要求,设计出一个多功能数字钟。
下图为数字钟总设计结构图:
图1总设计结构图
五、具体实现:
1)千赫脉冲产生部分(555定时器)
本设计方案使用555多谐振荡器来产生1kHZ的信号,通过改变相应的电阻电容值调节频率。
在555定时器的外部接适当的电阻和电容元件构成多谐振荡器,再选择元件参数使其发出千赫信号。
555定时器的功能主要由上、下两个比较器C1、C2的工作状况决定。
若复位端RD加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Q为“0”电平。
只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
图2555功能
555是数字钟脉冲产生的核心部分。
为了保证脉冲的准确性与稳定性,R1和R2采用可调电阻,经过不断的调试,R1的阻值大约在2.43K左右,R2的电阻大约在6K左右,电容C大小为100nF,经过多次调试后可以得到频率为1kHz的脉冲,并将其作为整个多功能数字钟的脉冲源,作为计数器计数等功能之用。
其具体的仿真图如下:
图3产生千赫脉冲的仿真
2)千分频部分
我们采用一个74LS161由反馈清零法构成10分频,再将3个74LS161串联构成一千分频,74LS161其引脚图和功能图明细见下图。
图4计数器74LS161的引脚图和完全功能表
具体的分频连接图如下:
图51000分频部
3)计数部分
对于设计所需的六十进制和十二进制,通过下图所示的计数器和门电路综合控制的方法达到该要求。
在六十进制的秒和分表示中,需要在秒和分的个位出现1010的时候便通过门电路进行反馈清零,在秒和分的十位出现0110的时候便通过门电路进行反馈清零;
在十二进制时中表示中,由于牵涉到12点的下一个状态时01点,故采用反馈清零和反馈预置相结合的办法,个位和十位CP信号相同,个位信号达到1010时个位异步清零,个位和十位达到12点时两位同步置数,同时,十位的使能端由个位的输出信号控制。
具体实现图示如下:
图6计数电路部分(上图为分秒下图为时系统)
4)显示部分
由于采用了简单的译码管,故只需将秒、分、时的74LS161的4个输出端与译码管的4个输入端相连即可。
5)校时部分
分析整个电路图可知:
校时部分原理非常简单,只需要两个单刀双置开关即可实现,开关始终接通的端口与下一需要输进脉冲的端口相连,开关的两个选择端口一个连接正常进位的脉冲输出端,另外一端则直接与1Hz秒脉冲连接。
当开关位于正常进位脉冲端时,整个数字钟正常工作,当开关位于直接连接脉冲源端时,分或时不再受进位脉冲的影响,而直接受脉冲源控制,此而完成校时的功能。
图7校时电路部分
6)总的设计图
通过以上部分的共同作用可实现多功能数字钟的各种功能,其中总的实现电路如下:
图8设计总图
六、在实验室实现过程中遇到的问题及排除措施:
在检测面包板状况的过程中,出现本该相通的地方却未通的状况,后经检验发现是面包板接触不良和接线在插孔中断裂等情况,影响了我们不少的时间。
连接分频电路时,我们需要分频后变为1Hz,整个电路也到此为正常的数字钟计数。
但在具体的实验过程中,我们却始终得不到1HZ,为此我还在实验检测过程中不小心烧坏了一个74hc161,后来经过反复试验,发现由于在实验时将74ls161和74hc161混淆了,而二者的管脚和功能又有一些不同,导致实验停滞。
在连接校正电路的过程中,出现时和分都能正常校正时,但秒却受到影响,特别时一较分钟的时候秒乱跳,而不校时的时候,秒从40跳到59,然后又跳回40,分和秒之间无进位,电路在时,分,秒进位过程中能正常显示,故可排除芯片和连线的接触不良的问题。
经检查,校正电路的连线没有错误,后用直流电压带电检测秒十位的QA,QB,QC和QD脚,发现QA脚时有电压时而无电压,再检测秒到分和分到时的进位端,发现是由于秒到分的进位未拔掉所至。
在计时电路部分,在时部12翻1的地方我们遇到了问题,后经反复测试,调试,发现是由于B,C,D脚为接地所致。
七、设计心得体会:
我从整个数字钟设计过程中学到不少的东西,更深一步掌握了时序逻辑电路,熟悉了芯片的结构,同时掌握了各芯片的工作原理和其具体的使用方法。
在连接六进制、十进制、六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了。
通过这次难得的实验机会,我了解并掌握电子电路的一般设计方法,初步具备了独立设计能力。
在实验的过程中,由于很多元件并没有学过,对其其性能与管脚的信息一无所知,通过查阅文献资料,上网浏览,我渐渐的学会了查阅文献的方法。
在使用EDA软件Multisim对电子电路进行仿真设计的过程中,得到的结果常常与实际不符,这是由于实际元件存在误差所造成的,这更要求我们耐心的调试。
亲自动手的实践过程中,我渐渐理解了想和做是密不可分的,尤其是当线路繁多,更来不得半点马虎和急躁。
在实际接线的过程中,我慢慢的克服自己心焦气躁的缺点,一块一块的实现了数字钟的功能,这也教育我,路是靠一步一步走出来,而不是急出来或想出来的。
注重团队,4人一组各自分工可以更快的达到我们想要的结果。
此次的数字钟设计重在于仿真和接线,虽然我能把电路图接出来,并能正常显示,但对于电路本身的原理并不是全部理解。
但总的来说,通过这次的设计实验更进一步地加强了理论知识与实践统一的能力,并加强了自己的动手操作能力,为以后的电路设计打好基础。
八、参考文献:
[1]康华光.电子技术基础-数字部分(第五版).高等教育出版社,2006
[2]数字电子技术《实验指导书》
附成品照片:
1、基本结构(由于面包板的问题,只得将555留在了另一个板上)
2、数码管显示的时间(经过校时的哦~)
3、完整的数字钟(有些凌乱,但功能一点不差)