经典的综述硬件描述语言Word格式文档下载.doc
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硬件描述语言开发流程
硬件描述语言与原理图输入法的关系
硬件描述语言的发展
硬件描述语言的概述
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。
目前最主要的硬件描述语言是VHDL和VerilogHDL。
VHDL发展的较早，语法严格，而VerilogHDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由。
VHDL和VerilogHDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。
国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。
从国内来看，VHDL的参考书很多，便于查找资料，而VerilogHDL的参考书相对较少，这给学习VerilogHDL带来一些困难。
从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。
硬件描述语言的结构
硬件描述语言的优点
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。
强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。
符合市场需求的大规模系统高效，
高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
硬件描述语言的用途
HDL有两种用途：
系统仿真和硬件实现。
如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。
但如果我们的程序是用于硬件实现（例如：
用于FPGA设计），那么我们就必须保证程序"
可综合"
（程序的功能可以用硬件电路实现）。
不可综合的HDL语句在软件综合时将被忽略或者报错。
我们应当牢记一点：
"
所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
硬件描述语言开发流程
用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
1.文本编辑：
用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
2.功能仿真：
将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）
3.逻辑综合：
将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。
逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：
将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内
5.时序仿真：
需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
（也叫后仿真）
6.编程下载：
确认仿真无误后，将文件下载到芯片中
硬件描述语言与原理图输入法的关系
HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。
HDL的可移植性好，使用方便，但效率不如原理图；
原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。
在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。
在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
硬件描述语言的发展
硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：
建模、仿真、验证和综合等。
到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。
但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。
因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。
20世纪80年代后期，VHDL和VerilogHDL语言适应了这种趋势的要求，先后成为IEEE标准。
现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。
传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。
硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、CynlibC++等等。
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硬件描述语言HDL的现状与发展
意义
大二下学期我学习了VHDL，用的是QUARTUS5.0开发平台，讲课的老师总提到并行与串行的概念，当时并不理解，只是像编软件程序一样对付过了期末考试。
现在大三下了，开了EDA的课程，主要学习VrilogHDL。
讲课的老师蛮强的，而且也做过不少电路设计，听他讲起来，觉得有点醒悟了，也真正开始体会到了硬件描述语言与编写软件的区别。
他常说，HDL是一种描述电路的工具，当你描述的时候，你的脑海里应当有一个电路大致的形式，比较一下综合出来的电路与自己想像的有什么不同，这样才会慢慢提高。
这里提到了综合，我觉得这是硬件描述语言与纯软件语言的一个区别。
以VrilogHDL为例，综合就是采用VrilogHDL语言描述的寄存器传输级电路模型构造出门级网表的过程。
综合可能是个中间步骤，它生成的网表是由导线相互连接的寄存器传输级功能模块（如触发器、ALU、多路选择器）组成的。
是否可综合，也就意味着所描述的电路是否是实际可实现的。
至于所描述的电路如何综合，这取决于所用的开发平台，比如VrilogHDL中的变量既可以是网线数据类型，也可以是寄存器数据类型的。
综合时，会把网线型变量映射成硬件中的连线，而寄存器型变量则要根据其被赋值的上下文环境来确定是映射成连线还是映射成存储原件（触发器或储存器）。
硬件描述语言HDL（HardwareDescriptionLanguage）是一种用形式化的方法来描述数字电路和系统的语言。
数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体），逐层描述自己的设计思想，用一系列分层次的模块来表示极为复杂的数字系统。
然后利用EDA工具逐层进行仿真验证，再把其中需要变成具体物理电路的模块组合经由自动综合工具转换成门级电路网表。
接下来用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具把网表转换成具体的电路布线结构。
硬件描述语言的发展至今已经有20多年的历史。
现在主要的语言VHDL（VeryHighSpeedIntegeratedHardwareDescriptionLanguage）和VerilogHDL（VerilogHardwareDescriptionLanguage）适应了历史发展的趋势和要求，先后成为IEEE标准。
由我看来，语言的出现就是用语言描述替代图形化（元件拼凑）设计，把我们要实现的功能和思想用语言的形式写出来，转换成实际电路的工作就交给EDA工具去做，从而简化了我们设计的工作，节约了开发的时间。
也可以这么说，对于硬件不是特别明白的人也不必要去了解过多的关于电路的东西就可以开始做开发，对于科研人员可能更为有用。
历史
VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发
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