FPGAVerilog试题西安电子科技大学讲课稿Word文档下载推荐.docx
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任课教师
一、
选择题(每题2分,共18分)
1.
下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别?
(
A
)
(A)
开关级
(B)门电路级
(C)
体系结构级
(D)
寄存器传输级
2.在verilog中,下列语句哪个不是分支语句?
D
if-else
(B)
case
casez
repeat
3.下列哪些Verilog的基本门级元件是多输出(
nand
nor
and
not
4.Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为(
B
supply
strong
pull
weak
5.元件实例语句“notif1
#(1:
3:
4,2:
4,1:
2:
4)
U1(out,in,ctrl);
”中截至延迟的典型值为(
1
2
3
4
6.已知
“a
=1b’1;
b=3b'
001;
”那么{a,b}=(
C
4b'
0011
3b'
001
1001
101
第
页
共
8
7.根据调用子模块的不同抽象级别,模块的结构描述可以分为(ABC
模块级
(B)门级
寄存器级
8.在verilog语言中,a=4b'
1011,那么
&
a=(D
1011
1111
1b'
0
9.在verilog语言中整型数据与(
)位寄存器数据在实际意义上是相同的。
16
32
64
二、
简答题(2题,共16分)
1.Verilog
HDL语言进行电路设计方法有哪几种(8分)
1、自上而下的设计方法(Top-Down)
2、自下而上的设计方法(Bottom-Up)
3、综合设计的方法
2.specparam语句和parameter语句在参数说明方面不同之处是什么(8分)。
1、.specparam语句只能在延时的格式说明块(specify块)中出现,而parameter语句则不能在延时说明块内出现
2、由specparam语句进行定义的参数只能是延时参数,而由parameter语句定义的参数则可以是任何数据类型的参数
3、由specparam语句定义的延时参数只能在延时说明块内使用,而由parameter语句定义的参数则可以在模块内(该parameter语句之后)的任何位置说明
三、
画波形题(每题8分,共16分)
根据下面的程序,画出产生的信号波形(8分)
module
para_bloc_nested_in_seri_bloc(A,B);
output
A,B;
reg
a,b;
initial
begin
A=0;
B=1;
#10
A=1;
fork
B=0;
#20
join
end
endmodule
2.
signal_gen1(d_out);
d_out;
d_out=0;
#1
d_out=1;
#2
#3
#4
四、
程序设计(4题,共50分)
试用verilog语言产生如下图所示的测试信号(12分)
signal_gen9(clk,in1,in2);
in1,in2,clk;
in1=0;
in2=1;
5
clk=0;
#15
in1=1
#5
in1=1;
in2=0;
#25
always
clk=~clk;
2.试用verilog语言,利用内置基本门级元件,采用结构描述方式生成如图所示的电路(12分)
MUX4x1(Z,D0,D1,D2,D3,S0,S1);
3.
试用verilog语言描述:
图示为一个4位移位寄存器,是由四个D触发器(分别设为U1,U2,U3,U4)构成的。
其中seri_in是这个移位寄存器的串行输入;
clk为移位时脉冲输入;
clr为清零控制信号输入;
Q[1]~Q[3]则为移位寄存器的并行输出。
(14分)
d_flop(q,d,clr,clk);
q;
input
d,clr,clk;
@(clr)
if(!
clr)
assign
q=0;
else
deassign
@(negedge
clk)
q=d;
7
shifter(seri_in,clk,clrb,Q);
seri_in,clk,clrb;
output[3:
0]
Q;
d_flop
U1(Q[0],seri_in,clrb,clk),
U2(Q[1],Q[0],clrb,clk),
U3(Q[2],Q[1],clrb,clk),
u4(Q[3],Q[2],clrb,clk);
4.利用有限状态机,以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图,其方块图、状态图和状态表如图表示。
(12分)
Din=0Din=1S0=00
SO,
OS1,
0S1=01S2,
0S1,
0S2=11
S0,
1
下一状态NS和输出Qout目前状态CS
melay(clk,Din,reset,Qout);
clk,reset;
Din;
Qout;
parameter[1:
S0=2'
b00,S1=2'
b01,S2=2'
b11;
reg[1:
CS;
NS;
@(posedge
clk
or
posedge
reset)
if(reset==1'
b01)
CS=S0;
CS=NS;
@(CS
Din)
case(CS)
S0:
beign
if(Din==1'
b0)
NS=S0;
Qout=1'
b0;
NS=S1;
S1:
NS=S2;
S2:
9
endcase
、填空题(10分,每小题1分)
用EDA技术进行电子系统设计的目标是最终完成
的设计与实现。
可编程器件分为
和
。
随着EDA技术的不断完善与成熟,
的设计方法更多的被应用于Verilog
HDL设计当中。
4.
目前国际上较大的PLD器件制造公司有
公司。
5.
完整的条件语句将产生
电路,不完整的条件语句将产生
电路。
6.
阻塞性赋值符号为
,非阻塞性赋值符号为
二、选择题
(10分,每小题2分)
大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是
A.FPGA全称为复杂可编程逻辑器件;
B.FPGA是基于乘积项结构的可编程逻辑器件;
C.基