国际半导体技术路线图国际半导体技术发展路线图ITRSXX年版综述3Word格式文档下载.docx

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ITRS已经开始进入新的时代,业界开始应对CMOS按比例缩小的理论极限问题。

有很多技术方面的挑战,包括图形生成、先进材料、形变工程（特别是对非平面器件结构）,结的漏电、工艺控制,以及可制造性等。

这些技术挑战还包括CMOS器件和新的类型的存储器器件的SoC和SiP集成。

为了实现半导体工业的持续发展,需要面对所有这些基础性的问题。

每个国际技术工作组提出的困难和挑战收集在一起,归总成为“综述”一章中的“严峻的挑战”一节。

这一节是为了帮助读者从整体上把握重大技术问题。

这些困难和挑战分成两大类:

一是提高性能;

二是经济有效地进行生产。

它们也被归结在路线图的“近期（从xx年到xx年）”和“远期（从xx年到2024年）”时间框架之内。

3.2近期的挑战

3.2.1提高性能

1.逻辑器件的按比例缩小[工艺集成、器件和结构,前端工艺,建模和模拟,以及计量]

平面CMOS工艺的按比例缩小将面临着显著的挑战。

按比例缩小的常规路径是通过减薄栅介质的厚度,缩短栅长,并增加沟道掺杂浓度。

这种方法可能不再满足性能和功耗所设定的应用需求。

新材料系统和新的器件架构的引入,以及连续工艺控制的改善,需要突破按比例缩小的壁垒。

等效栅氧化层厚度（EOT）的减薄将继续成为严峻的挑战,特别是对高性能和低运行功耗应用来说,更是如此,尽管高κ金属栅材料（HKMG）已经开始得到使用。

界面层的按比例缩小和/或硅-高κ界面的质量对22nm及更先进的技术代的EOT按比例缩小来说,是十分重要的。

引入更高介电常数（高κ）的介质材料,同时又抑制由于带隙变窄引起的隧穿电流,也是近期需要面对的挑战。

需要综合优化完整的栅层叠材料系统、最优的器件特征（功耗和性能）以及成本。

这些材料的变化给MOSFET技术带来了严峻的挑战,而二氧化硅/多晶硅在长期以来作为最可靠的栅层叠系统一直扮演着关键的角色。

平面MOSFET需要高沟道掺杂以控制短沟效应,需要折中的因素是迁移率退化和增加的漏电功耗。

在按比例缩小的器件中,使用掺杂来控制阈电压也会导致阈电压的离散性的增加,在电源电压按比例降低的过程中,给电路设计带来了困难。

预期将会出现新的器件结构,例如多栅MOSFET（例如finFET）和超薄体FD-SOI。

特别困难的问题是对超薄MOSFET的厚度的控制,包括它的离散性。

对这些问题的解决方案应该是在电路设计和系统架构方面同时进行改善。

2.存储器器件的按比例缩小[工艺集成、器件和结构,新兴器件研究,前端工艺,建模和模拟,以及计量]

工业界的持续研发努力使得按比例缩小技术得以加速并变得多样化。

基础的存储器包括独立的和嵌入式的DRAM、SRAM以及NAND和NOR闪存。

新型的存储器包括硅/氧化层/氮化层/氧化层/硅（SONOS）、铁电RAM（FeRAM）、磁RAM（MRAM）和相变存储器（PCM）。

DRAM器件的挑战是:

在特征尺寸不断减小的情况下实现足够的存储电容,高κ介质实现,低漏电流存取器件设计,以及对字线和位线的低方块电阻材料。

对独立的DRAM,高κ材料当前被用于SIS结构的沟槽电容器。

在xx年,需要实现金属顶部电极,而在xx年,当50nm以下的特征尺寸需要使用介电常数高于60的介质时,可能需要实现带有高κ介质的完整的MIM结构。

在SOC应用中,嵌入式的DRAM将带来新增的集成方面的挑战,例如:

层叠电容器周围的深接触孔所需的接地规则和逻辑器件的接触接地规则之间的匹配。

与层叠电容器相比,沟槽DRAM所需的先进电容器材料要推迟几年才能实现,然而,对层叠电容器DRAM的单元尺寸因子是6,而沟槽DRAM的单元尺寸因子仍然是8。

用于沟槽电容器的新的单元概念,依赖于能否使用3D阵列晶体管结构对常规的平面转移器件进行替代,预期在65nm技术代将得到使用,以缓解器件的按比例缩小问题。

闪存市场的快速膨胀将使得业界更加关注这些器件的材料和工艺方面的挑战。

随着它们市场的加速发展,闪存器件正在成为关键尺寸按比例缩小和材料技术的新的技术驱动力。

NAND闪存器件的有效尺寸F,现在看起来要领先于DRAM的半节距尺寸。

闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性,以及尺寸的控制等。

在闪存器件中,连续的按比例缩小和写入电压的降低需要使用更薄的多晶间氧化物和隧道氧化物。

隧道氧化物必须要足够厚,以保证足够的保持时间;

同时要足够薄,使得擦除/写入比较容易。

多晶间介质必须要足够厚,以保证保持时间;

同时需要足够薄,以便保持几乎恒定的耦合比。

随着相邻的多晶硅栅的缩小,控制栅多晶硅和浮栅的边缘的交迭将不再可行。

因此,高κ层间介质需要保持可接受的耦合比水平。

闪存的挑战也包括进入主流制造领域,以及新的存储器类型和存储概念,例如MRAM、相变存储器和FeRAM。

MRAM单元尺寸的可按比例缩小性和写入功耗的降低需要在xx年就得到解决。

FeRAM的关键问题与单元的耐久性、电源和单元尺寸的可按比例缩小性有关。

MRAM和FeRAM继续发展的另一个困难是它们可以经济有效地和逻辑电路技术集成在一起。

FeRAM要更加困难一些,而MRAM看起来似乎更加适合与后道流程集成在一起。

如果能成功实现交叉点二极管（cross-pointdiode）和3D集成的话,那么,合成/过渡金属氧化物阻性单元（Complex/transitionalmetaloxidesresistivecell）有潜力用于高密度应用。

3.高性能和低成本的RF和模拟/混合信号解决方案[用于无线通信的射频和模拟/混合信号技术]

在4.新的栅层叠工艺和材料[工艺集成、器件和结构,以及前端工艺]

等效栅氧化层厚度的不断降低,已经开始成为与未来器件按比例缩小相关联的最困难的挑战之一。

更高的介电常数（高κ）和金属栅电极需要在xx年前后开始引入。

及时实现这些技术,将需要应当对多个挑战性的问题,包括对栅电极功函数的适当调节,保证充分的沟道迁移率,以及栅层叠的完整性等。

由于界面层的控制和高κ材料的可用性等问题,在集成器件中,5?

?

以下的高κ材料的可按比例缩小性仍然是一个严峻的挑战。

对迁移率和栅介质漏电流的影响是在这个高度按比例缩小的EOT水平上需要积极应对的问题。

此外,高κ材料的可靠性,包括介质击穿特性（硬击穿和软击穿）,晶体管的不稳定性（电荷陷阱、功函数稳定性、金属离子游离或扩散）等问题,都必须要解决。

在xx年,在先进的微处理器中实现了基于硅的场效应晶体管的栅层叠方面的重要突破,即使用基于铪的介质（介电常数值大约为20）来取代氮化SiO2介质。

掺n的和掺p的多晶硅栅电极也被双功函数金属栅所取代,消除了多晶硅的耗尽效应。

然而,使用适当的金属栅并在16nm技术代将栅氧化层的EOT减薄到0.8nm以下,以及在16nm技术代以后减薄到0.6nm以下,仍然是未来与器件按比例缩小相关的最严峻的挑战。

需要更高介电常数的介质并具有和硅之间的足够的导带和价带的便宜,以及更薄的界面二氧化硅层。

减少多栅器件的栅层叠的界面态是16nm及更先进的技术代的严峻挑战之一。

另一个关键的挑战是高κ介质和硅之间的界面层的按比例缩小,同时不产生由越来越明显的库仑散射和远程声子散射导致的沟道迁移率恶化。

更高迁移率的材料,例如锗,锗硅,以及III-V族化合物半导体,将会被用来增强沟道载流子输运能力,这给未来的高κ介质层叠带来额外的困难,这是因为层叠结构的表面特性比较复杂,并缺乏高质量的自然的界面氧化层。

必须要解决对更新的高κ氧化层材料的可靠性的要求,包括介质击穿特性（硬击穿和软击穿）,晶体管不稳定（电荷陷阱、功函数稳定性等）。

DRAM的不断地按比例缩小使得我们必须在更小的单元面积中制备存储器电容,同时,为了保证被存储数据的可靠性,也要求电容数值至少不能低于25～35fF。

这导致了高介电常数（高κ）介质材料的引入,例如四方晶系的氧化锆、氧化钽、掺杂Ba/Ti的高κ介质或这些材料的多组分层叠结构,以及3D存储器结构。

在亚45nm技术代之后将等效氧化层厚度缩减到3?

以下,同时保持很低的漏电流水平（每单元几fA）,是DRAM工业界面临的一个严峻挑战。

另一方面,对闪存器件,持续的按比例缩小和写入电压的降低,将需要使用更薄的多晶间和隧道氧化层。

隧道氧化层必须要足够厚以保证足够的保持时间,但同时它也需要足够地薄,以使得擦除和写入变得更加容易。

而多晶间的氧化物也必须要足够厚以保证保持时间,同时又要足够薄以保证几乎恒定的耦合比。

这个困难的折衷问题阻碍了按比例缩小,这需要将高κ材料和3D结构的器件引入到闪存工艺。

尽管通过电荷陷阱层或内嵌的纳米晶体层来取代浮栅会对按比例缩小有所帮助,但是,在读写循环中,如何在按比例缩小的器件空间内的陷阱层中保持足够多的电荷量以确保充分的读出裕度,是一个严峻的挑战。

这在多级单元（MLC）中将变得更加严峻,在MLC中,不同的存储位之间只有不到十个电子的差别。

5.32nm和22nm半节距[光刻]

32nm半节距是光刻成像方案的一个关键的转折点。

193nm的水浸没工艺的有限的数值孔径难以充分解决这个节距的问题,除非通过双图形生成或曝光过程,将密集的节距分离成为更大的节距。

然而,光刻的成本也将加倍。

波长降至13.5nm的远紫外线光刻（EUVL）,要比ArF激光的水浸没式光刻的波长短一个数量级,给工业界带来了发展摩尔定律的明确的希望。

在半节距达到11nm之前,不需要二次曝光,因此,对设计规则的限制会更少。

然而,EUVL仍然需要高能量、高效率的光源、更耐久的光刻胶、无缺陷和高平整度的掩模板,以及相关的基础设施。

在这些领域内的开发工作是很繁重的。

多电子束无版光刻还处于早期开发阶段,它有潜力消除掩模板存在的问题,取消一些限制性较强的设计规则,并提供制造的灵活性。

已经有两种早期的α级设备在开发之中。

在展示高分辨率成像和CD控制方面,已经取得了一些进展。

还需要在制造设备的开发时间表、成本、缺陷、套刻精度、光刻胶等领域进行研究。

对22nm半节距光刻来说,水浸没的193nm扫描器和双图形生成方法,会严重地影响极大的掩模版误差增强因子（maskerrorenhancementfactor,MEEF）、晶圆线条边缘粗糙性和设计规则限制等问题。

通过两次以上通过图形生成工具可以以更高成本为代价对上述问题有所缓解。

EUV系统的数值孔径必须要提高到0.36以上,以便能够使k1系数和用于32nm半节距的0.25的半节距可比。

增加成像透镜的数量是可能的,但是会导致需要更高的能量源并限制吞吐率,因此,在经济上是缺乏吸引力的。

多电子束无版光刻届时将会得到更好的开发,但是它无法支持在相同光刻场尺寸下增加像素数量所需的高写入速率或并行操作。

如果能够实现每次曝光和工艺的成本不变,并且面积和基于掩模版的曝光工具类似,则它将很可能成为逻辑电路和存储器应用中最为经济的、受到广