哈工大2011年数电期末试题+答案Word文档下载推荐.doc
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5．某EPROM有8条数据线，13条地址线，则存储容量为64kbit。
6．某512位串行输入串行输出右移寄存器，已知时钟频率为4MHZ，数据从输入端到达输出端被延迟128μs。
二、（6分）F（A,B,C,D）=，用两片74LS138和最少的二输入与门实现F。
图3
解：
三、（6分）已知图4中AD7524为8位D/A转换器，当D6=1，其它各位均为“0”时，UO=-1V。
74LS90为2/5分频异步加法计数器，时钟CP的频率为10kHz。
1.74LS90构成几进制计数器；
2.计算|UO|的最大值及其频率；
图4
１．５进制；
２．；
四、（6分）根据下面二段VerilogHDL语言的描述，说明所描述电路的逻辑功能。
moduletest1（a,b,s,y）;
inputa,b;
inputs;
outputy;
assigny=（s==0）?
a:
b;
endmodule
moduletest2（clk,clr,out）;
inputclk,clr;
output[3:
0]out;
reg[3:
always@（posedgeclkornegedgeclr）
begin
if（!
clr）out<
=4'
h0;
else
out<
=（out>
>
1）;
out[3]<
=~out[0];
end
endmodule
test1：
２选１数据选择器；
test2：
扭环型计数器。
五、（14分）电路如图5所示，时钟脉冲CP的频率为12kHz。
（1）画出74LS161构成电路的完整状态转换图；
（2）分析由触发器FF1、FF2构成的计数器，画出完整的状态转换图、说明为几进制
计数器；
（3）指出Qd、Q2的频率和占空比。
（4）CP频率不变，使Qd的频率降为现在的，应如何改变74LS161的接线？
（不允许增加器件。
）
图5
1.74LS161构成６进制计数器，电路的状态转换表为：
CP
D
C
B
A
1
2
3
4
5
6
完整的状态转换图如图为：
2.驱动方程：
状态方程：
状态转换表：
状态转换图：
Q2Q1
00
11
10
01
３．
４．欲使的频率降为现在的，应使74LS161变为十二进制计数器。
改变74LS161的连线，如图所示：
十二进制计数器的状态转换表如表所示：
7
8
9
10
11
12
六、（10分）由555定时器构成的电路如图6所示，设输出高电平为5V，输出低电平为0V；
VD为理想二极管。
1．当开关S断开时，两个555定时器各构成什么电路?
计算输出信号uo1、uo2的频
率f1和f2。
2．当开关S闭合时，定性画出uo1、uo2的波形。
3．电容C2和C5的作用分别是什么？
图6
１．多谐振荡器。
２．当开关S闭合时，振荡器２的工作状态受控于振荡器１的输出。
uo1为高电平，ＶＤ截止，振荡器２工作，uo1为低电平，ＶＤ导通，振荡器２停振，uo2输出高电平。
３电容C2的作用是定时，C5的作用是滤波，滤除高频干扰。
七、（10分）图7（a）中，，，
1．写出P的逻辑函数表达式。
2．在图7（b）中可外接必要的非门实现图7（a）所示电路（输入A、B、C、D，
输出P）。
图7（a） 图7（b）
八、（8分）用ROM和两个D触发器设计能够进行加法计数和减法计数的二进制同步可逆计数器。
当输入X=0时，进行加法计数；
当X=1时，进行减法计数。
输出Y为进位/借位信号。
当计数器加法计数加到11，进位信号输出正脉冲，当计数器
减法计数减到00，借位信号输出正脉冲。
工作时序图如图8（a）所示，假设Q2Q1初
始状态为00。
1）完整填写表1中的内容。
2）求状态方程和输出方程。
3）在图8（b）中完成电路设计，不允许使用D触发器的端。
（只需在图中连线，不允许增加其它的门电路）。
图8（a）
表1可逆计数器的真值表
X
Y
图8（b）
000
010
001
100
110
011
111
101
2
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