EDA实习报告Word格式.doc
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2015年1月
课程设计要求和成绩考核办法
1．不允许在实验室内吸烟、吃零食、玩手机，累计警告三次者，考核成绩降为及格，屡教不改者成绩不及格；
不准带无关人员到实验室活动，否则扣平时表现分。
2．凡病事假超过3天（每天7小时），或迟到早退三次以上，或旷课两次（累计1天）以上，不得参加本次考核，按不及格处理，本次课程设计不能通过。
3．病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。
4．课程设计的考核由指导教师根据设计表现（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等几个方面，给出各项成绩或权重，综合后给出课程设计总成绩。
该设计考核须经教研室主任审核，主管院长审批备案。
5．成绩评定采用五级分制，即优、良、中、及格和不及格。
实习报告要求
实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。
注意：
1．课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文目录前。
2．统一采用A4纸打印，课程设计报告除封皮外，设计任务书和正文都单面打印，左侧装订，订两个钉。
课程设计任务书
设计名称EDA（VHDL）课程设计
专业班级电子1241、2
指导教师林海波吕晓丽
起止日期2015.1.4—2015.1.16
设计地点—教EDA室（408）
课程设计任务书
设
计
内
容
一、选题要求
在二周时间内，每个学生应至少完成五个题目中的二个。
1．基于FPGA的半整数分频器设计（必选题目）
设计任务要求：
设有一个5MHz（或7、9、11、13、15、17、19、21、23、25、27MHz）的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5、13.5），因此采用小数分频。
分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。
下图给出了通用半整数分频器电路组成，采用VHDL及相关工具软件完成设计任务。
为了防止雷同，建议每班1-4号设计2.5分频，5-8号设计3.5分频，9-12号设计4.5分频，13-16号设计5.5分频，17-20号设计6.5分频，21-24号设计7.5分频，25-28设计8.5分频，29-32设计9.5分频，33-36设计10.5分频，37-40号设计11.5分频，41-44号设计12.5分频，45-48号设计13.5分频计数器。
2．99分钟定时器的VHDL设计（每班1-25号的单号选择）
具有整体清零（reset）功能，定时99分钟。
以秒速度递增至99分钟，启动报警（cout）5秒钟。
具有置位（cn）控制，即cn高电平时，clk脉冲上升沿到来，计数加一；
cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零，并同时报警（cout）5秒钟，采用VHDL及相关工具软件完成设计。
时钟信号提供秒信号（1HZ）；
四位数码管静态显示,高位high（3downto0）显示分,低位low（3downto0）显示秒。
3．四组数字智力抢答器的VHDL设计（每班1-25号的双号选择）
系统设计要求：
（1）采用VHDL及相关工具软件，设计一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
（2）电路具有第一抢答信号的鉴别和锁存功能。
（3）设置计分电路（根据实验箱条件，可以只完成二路计分电路设计）。
（4）设置犯规电路（选作）。
4．十字路口交通灯控制器的VHDL设计（每班26号以后的单号选择）
系统设计要求:
采用VHDL及相关工具软件，设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：
（1）主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。
（2）主干道处于常允许通行状态，而支干道有车来才允许通行。
（3）当主、支道均有车时，两者交替允许通行，主干道每次放行45s，支干道每次放行25s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s的黄灯作为过渡，并进行减计时显示。
5．多路彩灯控制器的VHDL设计（每班26号以后的双号选择）
（1）设计任务要求
采用VHDL及相关工具软件，设计一个十六路彩灯控制器，至少八种花型循环变化，有清零开关，并且可以选择快慢两种节拍。
设计的基本要求
（2）设计说明
根据系统设计要求，整个系统可以设计三个输入信号：
控制彩灯节奏快慢的基准时钟信号CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关CHOSE_KEY；
共有16个输出信号LED[15..0]，分别用于控制十六路彩灯。
整个彩灯控制器分为两大部分：
时序控制电路SXKZ和显示控制电路XSKZ，时序控制器时钟频率输出作为显示控制器时钟频率输入。
二、设计报告要求
1．系统功能概述（建议采用：
本系统是…，具有以下功能：
）
阐述“小数分频”、“定时器”等题目的设计思想、各部分实现方法，分析电路工作原理，在分析时注意语言的流畅。
2．系统结构描述
要求：
系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；
1）用原理图实现的，报告需包含以下内容：
a.系统原理图；
b.主要模块或符号说明；
2）用VHDL语言实现的，报告需包含以下内容：
a．原代码（即基于CPLD或FPGA器件的各功能模块的VHDL程序或逻辑原理图）；
b．信号（SIGNAL）/变量（VARIABLE）的含义；
[--以注释方式说明]
c．每一个进程（PROCESS）或子程序的主要功能；
d．关键语句；
3．输入、输出接口说明
4．报告中有分频器、定时器等题目相关模块的功能仿真和时序仿真结果。
5．编写内容充实、完整和规范的课程设计报告书。
6．课程设计报告要求校对仔细，无错字，A4纸打印，左侧装订。
7．以自己姓名全拼加学号命名文件夹（如：
Linhaibo19），所有项目都放在这个文件夹中，截图要求保留项目文件路径。
8．报告书中图示、主体文字内容有雷同抄袭者，双方最终成绩均按及格处理。
主要参考文献
[1]谭会生,张昌凡.EDA技术及应用[M].西安：
西安电子科技大学出版社,2012,6.
[2]潘松,黄继业.EDA技术实用教程[M].北京：
科学出版社,2008,8.
[3]罗朝霞.基于VHDL语言的A/D采样控制器设计[J].现代电子技术,2005,12.
[4]李春雨,高原.基于VHDL状态机的交通灯控制器设计[J].山西电子技术,2010,1.
[5]刘建科,段新文.基于VHDL的可变速彩灯控制器的设计[J].现代电子技术,201,8.
[6]刘小,李鹏程等.基于VHDL的99小时定时器设计及实现[J].电子元器件,2010,3.
[7]张喜凤等.基于VHDL的16路可调速彩灯控制器设计[J].现代电子技术,2010,14.
[8]徐轶林,丁斌杰.基于VHDL语言的数字智能抢答器设计[J].信息与电脑,2011,5.
[9]EDA（VHDL&
CPLD）实验指导教程.
[10]美国ALTERA公司QuartusⅡ6.0用户指南.
进度计划表
序号
起止日期
课程设计内容
1
2015年1月4日上午
课程设计内容讲解，布置任务；
半整数分频器的设计及脉冲吞吐计数器原理讲解
2
2015年1月4日下午
99分钟定时器、交通灯控制器、智力抢答器和多路彩灯控制器的VHDL设计方案讲解，查资料。
3
1月5日～1月15日
在实验室进行设计、调试相关模块VHDL程序，绘制逻辑原理图，并进行时序仿真和波形仿真，撰写实习报告。
4
1月16日上午8点
提交实习（设计）报告书，答辩
5
6
7
目录
一．实验一基于FPGA的半整数分频器设计
模4计数器器件图------------------------------------------8
模4计数器波形仿真图--------------------------------------8
分频比3.5的半整数分频器器件图-----------------------------9
分频比3.5的半整数分频器逻辑原理图------------------------9
分频比3.5的半整数分频器电路时序波形仿真图----------------9
二．实验二99分钟定时器的VHDL设计
控制器器件图---------------------------------------------13
控制器时序波形仿真图--------------------------------------14
译码器器件图---------------------------------------------15
报警器器件图---------------------------------------------16
报警器时序波形仿真图--------------------------------------16
定时器器件图---------------------------------------------18
定时器电路时序仿真图--------------------------------------18
EDA课程设计总结------------------------------------------20
实验一基于FPGA的半整数分频器设计
一、系统设计任务及功能概述
1.系统设计任务基于FPGA的半整数分频器设计
任务要求：
设有一个5MHz（或7、9、11、13、15、17、19、21、23、25MHz）的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。
2.小数分频的基本原理
小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。
如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：
F=（9×
10+1×
11）/（9+1）=10.1
3.系统功能概述
本系统是一个基于FPGA的半整数分频器，具有以下功能：
有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号
二、系统设计方案
1.系统设计方案
由于分频比为3.5，因
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