北邮数电实验VHDL源代码完整综述Word格式.docx

北邮数电实验VHDL源代码完整综述Word格式.docx

《北邮数电实验VHDL源代码完整综述Word格式.docx》由会员分享，可在线阅读，更多相关《北邮数电实验VHDL源代码完整综述Word格式.docx（20页珍藏版）》请在冰豆网上搜索。

ENTITYcomp3IS

PORT（A:

INSTD_LOGIC_VECTOR（2DOWNTO0）;

B:

YA,YB,YC:

OUTSTD_LOGIC）;

ENDcomp3;

ARCHITECTUREbehaveOFcomp3IS

BEGIN

PROCESS（A,B）

IF（A>

B）THEN

YA<

='

1'

;

YB<

0'

YC<

0：

ELSIF（A<

ELSE

1：

ENDIF;

ENDPROCESS;

ENDbehave;

（2）4选1数据选择器

ENTITYmux4IS

INSTD_LOGIC_VECTOR（1DOWNTO0）;

D0,D1,D2,D3:

INSTD_LOGIC;

Y,YB:

ENDmux4;

ARCHITECTUREbehaveOFmux4IS

PROCESS（A,DO,D1,D2,D3）

CASEAIS

WHEN"

OO"

=>

Y<

=D0;

YB<

=NOTD0;

01"

=D1;

=NOTD1;

10"

=D2;

=NOTD2;

11"

=D3;

=NOTD3;

WHENOTHERS=>

Z'

ENDCASE;

（3）8421码转换为格雷码

ENTITYtrans1IS

INSTD_LOGIC_VECTOR（3DOWNTO0）;

B:

OUTSTD_LOGIC_VECTOR（3DOWNTO0））;

ENDtrans1;

ARCHITECTUREtrans_grayOFtrans1IS

B（O）<

=A（O）XORA

（1）;

B

（1）<

=A

（1）XORA

（2）;

B

（2）<

=A

（2）XORA（3）;

B（3）<

=A（3）;

ENDtrans_gray;

（4）8421码转换为余三码

ENTITYsunyu_trans2IS

P0RT（A:

ENDsunyu_trans2;

ARCHITECTUREtrans_ex3OFsunyu_trans2IS

PROCESS（A）

OOOO"

B<

="

0011"

0001"

0100"

0010"

0101"

0110"

0111"

1000"

1001"

1010"

1011"

1100"

WHENOTHERS=>

ZZZZ"

ENDtrans_ex3;

（5）数码管译码器

ENTITYsunyu_encoderIS

OUTSTD_LOGIC_VECTOR（6DOWNTO0）;

C:

OUTSTD_LOGIC_VECTOR（5DOWNTO0））;

ENDsunyu_encoder;

ARCHITECTUREencoder_archOFsunyu_encoderIS

C<

011111"

1111110"

--0

0110000"

--1

1101101"

--2

1111001"

--3

0110011"

--4

1011011"

--5

1011111"

--6

1110000"

--7

1111111"

--8

1111011"

--9

ZZZZZZZ"

ENDencoder_arch;

实验三：

以下的AAA

（1）

（2）（3）（4）为课前做好的，但课上老师

要求有了些变化，实际上机的代码在下面BBB中

AAA

（1）带异步复位的四位二进制减计数器

ENTITYcount_1IS

PORT（

clk,reset:

q:

ENDcount_1;

ARCHITECTUREaOFcount_1IS

SIGNALq_temp:

STD_LOGIC_VECTOR（3DOWNTO0）;

PROCESS（clk,reset）

IFreset='

THEN

q_temp<

1111"

ELSIFclk'

EVENTANDclk='

=q_temp-1;

q<

=q_temp;

ENDa;

（2）带异步复位的8421码十进制计数器

ENTITYcount_BCDIS

OUTSTD_L0GIC_VECT0R（3DOWNTO0））;

ENDcount_BCD;

ARCHITECTUREaOFcount_BCDIS

0000"

IFq_temp="

ELSEq_temp<

=q_temp+1;

（3）分频器

ENTITYdiv_12IS

clk:

clear:

clk_out:

ENDdiv_12;

ARCHITECTUREaOFdiv_12IS

SIGNALtemp:

INTEGERRANGE0TO11;

p1:

PR0CESS（clear,clk）

IFclear='

O'

THEN

temp<

=0;

IFtemp=11THEN

ELSEtemp<

=temp+1;

ENDPROCESSp1;

p2:

PROCESS（temp）

IFtemp<

6THEN

clk_out<

ELSEclk_out<

ENDPROCESSp2;

（4）带异步复位的四位环形计数器

ENTITYringIS

countout:

ENDring;

ARCHITECTUREbehaveOFringIS

SIGNALnextcount:

PROCESS（clk,reset）--0001-0010-0100-1000-0001

THENnextcount<

CASEnextcountIS

nextcount<