位同步信号提取电路功能模块的设计与建模大学论文.docx

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位同步信号提取电路功能模块的设计与建模大学论文

学号：

课程设计

题目

位同步信号提取电路功能模块的设计与建模

学院

信息工程学院

专业

班级

姓名

指导教师

2015年12月31日

课程设计任务书

学生姓名：

专业班级：

指导教师：

工作单位：

信息工程学院

题目:

位同步信号提取电路功能模块的设计与建模

初始条件：

（1）MAXPLUSII、QuartusII、ISE等软件；

（2）课程设计辅导书：

《通信原理课程设计指导》

（3）先修课程：

数字电子技术、模拟电子技术、电子设计EDA、通信原理。

要求完成的主要任务:

（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）

（1）课程设计时间：

一周；

（2）课程设计题目：

位同步信号提取电路功能模块的设计与建模；

（3）本课程设计统一技术要求：

按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；

（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；

（5）写出本次课程设计的心得体会（至少500字）。

时间安排：

第17周

参考文献：

段吉海.数字通信系统建模与设计.北京：

电子工业出版社，2004

江国强.EDA技术与应用.北京：

电子工业出版社，2010

JohnG.Proakis.DigitalCommunications.北京：

电子工业出版社，2011

指导教师签名：

年月日

系主任（或责任教师）签名：

年月日

目录

摘要1

Abstract2

1QuartusII软件介绍3

2设计原理4

2.1位同步原理4

2.2数字锁相环的原理与方框图5

3设计思路6

4电路仿真8

4.1码型变换模块8

4.2鉴相模块10

4.3控制调节模块11

5总电路图与运行结果12

5.1总电路图12

5.2仿真总结13

6心得体会16

参考文献17

附录18

分频器VHDL语言程序18

移位寄存器VHDL语言程序19

本科生课程设计成绩评定表24

摘要

同步是通信系统中一个非常重要的实际问题。

在同步通信系统中,同步系统性能的降低会导致通信系统性能的降低,甚至使通信系统不能正常工作，故位同步提取是一个十分重要的课题，实现位同步的方法主要有外同步法和自同步法两种。

目前，在数字通信系统中，常采用数字锁相法来提取位同步信号。

位同步锁相法的基本原理是在接收端利用鉴相器比较接收码元和本地时钟产生的位同步信号的相位,若两者不一致（超前或滞后）,鉴相器就产生误差信号,并通过控制器调整位同步信号的相位,直至获得准确的位同步信号为止。

在本次课程设计中，我们根据锁相环位同步提取技术的原理,并用VHDL语言编程实现,在QuartusII下编译仿真通过,给出仿真波形图。

经分析该设计稳定可靠,且能够完成要求。

关键词：

位同步；数字锁相环；Quartus II

Abstract

Synchronizationisaveryimportantpracticalprobleminthecommunicationsystem.Inthecommunicationsystem,synchronoussystemfunction′slowerwillcausecommunicationsystemfunctiontolower,evenmakingthecommunicationsystemcan′tworknormally.Therefore,abitsynchronousextractionisaveryimportanttopic，Toachieveasynchronizedmethodmainlyhastwokindsofexternalsynchronizationmethodandthesynchronizationmethod.Atpresent,digitalphaselockingmethodisoftenusedtoextractasyncsignalinthedigitalcommunicationsystem.Asynchronousphaselockmethodisthebasicprincipleofusingphasediscriminatorisatthereceivingendreceivesthecodeandthelocalclockofasyncsignalphase,ifbothinconsistent（advanceordelay）,phasediscriminatoriserrorsignal,andadjustedbythecontrollerasyncsignalphase,untilobtainaccurateasyncsignal.Inthecurriculumdesign,weusedthewayofgettingtechnologyofBitsynchronizationsignal,whichprogrammedwithVHDL,andcompiledandsimulatedwithQuartusII,thengivesthechartofwavesimulation.Thedesigniswellwithreliability,andcancompletetherequestthroughtheanalysis.

Keywords:

Bitsynchronization;DPL;Quartus II

1QuartusII软件介绍

Quartus II 即可编程逻辑器件开发软件，是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）

等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。

Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。

AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

2设计原理

2.1位同步原理

数据通信双方的计算机在时钟频率上存在差异，而这种差异将导致不同的计算机的时钟周期的微小误差。

尽管这种差异是微小的，但在大量的数据传输过程中，这种微小误差的积累足以造成传输的错误。

因此，在数据通信中，首先要解决的是收发双方计算机的时钟频率的一致性问题。

一般方法是，要求接收端根据发送端发送数据的起止时间和时钟频率，来校正自己的时间基准和时钟频率，这个过程叫位同步。

可见，位同步的目的是使接收端接收的每一位信息都与发送端保持同步。

目前实现位同步的方法主要有外同步法和自同步法两种。

一般而言，自同步法应用较多。

外同步法需要另外专门传输位同步信息。

自同步法则是从信号码元中提取其包含的位同步信息。

自同步法又可以分为两种，即开环同步法和闭环同步法。

开环法采用对输入码元做某种变换的方法提取位同步信息。

闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。

闭环法更为准确，但是也更为复杂。

位同步不准确将引起误码率增大。

2.2数字锁相环的原理与方框图

位同步锁相法的基本原理是在接收端利用鉴相器比较接收码元和本地时钟产生的位同步信号的相位,若两者不一致（超前或滞后）,鉴相器就产生误差信号,并通过控制器调整位同步信号的相位,直至获得准确的位同步信号为止。

图2.1数字锁相法位同步提取原理框图

在图2.2中可清楚地理解添扣脉冲的原理。

图2.2添扣脉冲原理框图

3设计思路

图3.1思路流程图

本次课设对位同步信号采用数字锁相环法提取，数字锁相环的主要特点是鉴相信号为数字信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。

由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原理框图如上图所示。

数字锁相器由本地晶振、分频器、相位比较器和调节控制器所组成。

其中调节控制器包括扣除脉冲和附加脉冲电路。

晶振经过整形后变为周期性脉冲,然后再送入分频器,输出位同步脉冲序列。

若接收码元的速率为F（波特）,则要求位同步脉冲的重复速率也为F（Hz）。

这里,晶振的的频率设计为nF（Hz）,整形后输出的频率为nF（Hz）的窄脉冲,经n次分频后就可以得到重复频率为F（Hz）的位同步信号。

如果接收端晶振输出经过n次分频后,不能准确地和码元同频同相就需要进行调整。

调整的原理是根据相位比较器输出的误差信号,通过控制器进行调整。

各部分的作用如下：

 码型变换器完成解调出的基带NRZ码到RZ码的变换，使鉴相输入信号X含有位同步离散谱分量。

  鉴相器用于检测信号X与输出位同步信号（分频输出D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲F和滞后脉冲G，供控制调节器使用。

当分频输出位同步信号D相位超前与信号X时，鉴相器输出超前脉冲F（低电平有效）；反之，则输出滞后脉冲G（高电平有效），二者均为窄脉冲。

  控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位。

高稳定晶振源输出180°相位差、重复频率为nf0的A、B两路窄脉冲序列作为控制调节器的输入，经n分频后输出重复频率为f0的被调位同步信号D，它与信号X在鉴相器中比相。

因超前脉冲F低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列A通过，故扣除门为常开门，又因滞后脉冲G高电平有效并作用于附加门（与门），平时附加门总是对序列B关闭