CadenceSiP设计工具说明Word文件下载.docx
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Cadence公司的先进封装设计工具是一个可升级的平台，可以完全满足不同阶段的需要。
以下我们就这些设计工具作简要介绍：
1.Allegro（R）DesignAuthoring
原理设计及输入
AllegroDesignAuthoring是SiP，MCM，PCB通用原理图设计及输入工具。
通过协作式设计方法将工作效率最大化。
设计可以在工作表或模块层级上进行划分，每个设计师可以指派一个或多个模块或工作表。
不管多少个设计师同时从事相同设计的不同部分都没有问题，不会彼此干扰。
接着可以将多个设计阶段组合起来，然后在Allegro版图设计工具里进行布局。
这种同步设计法使AllegroDesignAuthoring用于大型设计时的效率极高。
设计师可以同时进行主板布局与电路图设计。
在AllegroDesignAuthoring或Allegro版图设计工具里的任何变动可以周期性地合并与同步。
AllegroDesignAuthoring里的SchematicEditor可用来创建平铺式或层次化的设计，而无需进入“hierarchical”或“occurence”模式。
它提供了一个交叉参考器，对电路图添加参考注释，实现已绘制电路图上便利的网络跟踪。
你还可以用SchematicEditor迅速安放多个分立元件。
例如，要安放512个与512bit总线连接的电阻器，只要将一个电阻器放在总线上，并指定需要放置512个这样的元件，SchematicEditor就会将512btis连接到512，大大减少需要安放与展示于设计之中的图形元件的数量。
于复杂的IC封装设计。
它允许用户查看和研究整个设计、或选定的设计子集，如晶粒堆叠或复杂过孔阵列。
它还为跨团队设计审查提供了一个共用的参考点。
如左图所示。
Ø
集成的约束管理
该基于电子表格的集成约束管理系统在物理原型和实现级别提供了互连约束与拓扑结构的定义、应用和管理。
通过来自Cadence和其他各IC厂商的分层互连拓扑模板，设计人员可以导入约束并将其应用到业界标准的总线协议，如PCI-Express和DDR2。
衬底编辑器
衬底布局和布线编辑器允许封装版图设计人员基于最终选择方案来物理实现一个SiP设计，包括掩膜创建之前的各种级别的制造准备。
它提供了完全规则驱动的、基于连接的性能，可确保结构正确的、为全面设计和装配规则检查环境所支持的方法。
晶粒抽象描述、分立组件、连接和约束数据用于建立物理SiP实现。
这样封装版图设计人员就可以使用直观的图形化编辑工具来实现设计和做制造准备。
它还支持所有的封装方法：
PGA、LGA、BGA、micro-BGA、芯片级、及倒装芯片和引线键合粘贴方法。
嵌入式、按钮式的全三维准静态场解算器提供了详细、精确的几何RCL或S-Parameter封装仿真模型的提取和创建，用于PCB设计过程。
组装规则检查（ARC）
全面的组装和制造规则检查器提供了超过50种SiP具体检查。
检查可以成组、单独、或以客户定制的方式进行。
检查结果出现在ConstraintManagerDRC标签中，并作为设计中的图形标记。
自动/交互式引线键合
新的高效率环境提供了快速、强大和灵活的键合外壳创建和编辑。
约束/规则驱动的、自动化的键合指阵列布置能与错列晶片焊垫、多重键合层、多重键合环、对称和非对称设计结合使用。
对于单个或多重晶粒堆栈的快速初始假设原型，“自动键合”特性可即时创建对称的包括电源和接地环的键合外壳图样。
独特的推挤式键合指编辑可使极端复杂的键合外壳在数分钟内开发完成，具备超群的性能和生产力。
广泛的引线键合规则和约束能提供实时设计反馈，对所有这些特性进行支持。
引线键合粘贴的晶粒标记与电源/接地环可以快速创建、编辑和优化，以提供多重电压供应
2.AllegroSigritySIBase
SiP&
PCB信号完整性分析工具
AllegroSigritySIBase技术能够解决设计密度越来越高，数据速率越来越快和产品开发周期越来越短的问题，帮助设计师在整个设计过程中解决高速问题。
这种方法可帮助设计团队避免设计过程后端耗时的迭代，让他们实现电子性能最大化的同时，将产品总成本降到最低。
它支持IBIS模型标准以及CadenceDML。
晶体管级模型导入向导完成原始SPICE仿真器运行前的模型校验。
此外，拓扑编辑器中有体现生产容限的模型，帮助工程师提高良品率。
AllegroSigritySIBase技术通过提供一个高度集成的设计与分析环境进行仿真，避免了设计数据库之间的转换。
设计师还可以精确解决紧缩的时序预算问题，考虑封装设计对晶粒间整体信号性能的影响。
这种综合流程对设计师有着巨大的价值，现在他们可以轻松完成复杂高速PCB系统进行预布局与布局后期的参数提取与验证。
AllegroSigritySIBase包括一个基于SPICE的模拟器以及强大的宏-建模功能，它组合传统的基于SPICE的结构化建模的优点与行为级建模的速度。
嵌入式场计算器建模趋肤效应、接近/拥挤效应，返回路径电阻和依赖于频率的电介质常数。
基于SPICE的模拟子系统允许用户为运行在千万比特速度的互连线建模。
一个强壮的建模语言提供远超IBIS的可扩展能力，用于I/O缓冲器和有损、耦合、依赖于频率的传输线模型，精确预测印制电路板布线的分布式行为。
AllegroSigritySIBase提供解决方案空间探索环境。
包括针对那些需要开发最优约束的用户的最佳环境。
它主要的组件是SigXplorer，图形化编辑器允许你通过解决方案空间探索开发约束。
SigXplorer是预布线分的业界领导者。
该工具使你能够在设计过程的早期解决问题，通过使用扫描参数分析、用户定义的激励与客户定制的测量。
AllegroSigritySIBase通过约束管理器管理约束驱动设计SiP/PCB的过程。
允许使用由解决方案空间探索开发的约束，创建约束驱动的物理版图过程，避免在设计过程的最后阶段出现麻烦、耗时的模拟-修改-模拟迭代。
AllegroSigritySIBase的SigNoise是对各种互连线进行信噪，串扰进行分析的工具。
SigNoise包括了TLsim传输线分析器，SigWave波形显示器。
AllegroSigritySIBase还包括高速内部设计套件。
缩短带有高速数字电路I/O缓冲器的复杂器件的内部设计时间。
Cadence通过引入一个用于Intel的64位架构的套件，率先在1998年提出内部设计套件的概念，今天在为设计者提供这种完整的解决方案方面Cadence已经成为业界的领导。
内部设计套件包含易于模拟的拓扑和预先经过验证的模型，还有嵌入在样板印制电路板文件中的版图约束使能约束驱动的版图设计流程、教程、文档、脚本以及其他工具软件。
AllegroSigritySIBase支持用于分析和约束的多电路板配置。
从母板或者子卡互连到芯片的配置。
包括支持拓扑探索、布局规划、以及后布线验证。
3.AllegroSigrityPIBase
PCB电源完整性分析工具
AllegroSigrityPIBase同时具备DC与AC电源完整性功能。
AllegroPCBPDNAnalysis包含静态IR压降（DC）分析技术，可检验供电系统是否提供了足够的电流用于驱动信号。
这种分析会考虑到回路瓶颈的影响；
密集引脚阵列封装的元件导致的纽扣状平面；
以及电源层与接地层的迹线布线导致的可用铜线的减少。
分析中还计算了连接相同网络中多个接地层的通道。
结果可以在图形化的电压降画面中查看，或者在被标记为电流接受器的任何引脚的电压降报告中查看。
或者在线网的任何一点看相对和绝对压降。
AllegroSigrityPIBase电源完整性，这是AllegroPCB/SiP的一个选件。
它独特、集成的设计与分析环境使得供电系统的噪音定量与控制不需要再进行猜测。
工程师可专注于设计，不用苦恼于CAD系统和分析引擎之间的数据转换问题。
AllegroSigrityPIBase将可靠的技术集成到Cadence设计和分析环境中，解决高速设计中遇到的电力输送问题。
频率域仿真可帮助用户量化供电系统在相关频率范围中的阻抗。
此外，退耦电容选择与布局的有效性可以在时域中检验，其中电压的波动可以测量与优化。
芯片电流分布会精确定性AllegroSigrityPIBase中的目标阻抗。
此外，芯片上的电容与来自封装的阻抗，或者封装与晶粒供电模型，可以被指派到电路板上二维层结构的任意位置，以执行频率或时域仿真。
4.AllegroSigrityPackageAssessmentandExtractionOption
封装寄生参数提取软件
AllegroSigrityPackageAssessmentandExtractionOption是专用的IC封装模型提取和分析工具，而IC封装模型对于系统级的信号完整性（SI）和电源完整性（PI）的精确分析尤为重要。
相比较于同类工具，AllegroSigrityPackageAssessmentandExtractionOption的IBISRLC电路模型或宽带SPICE电路模型提取都具有无可比拟的性能优势（通常快10倍以上）。
AllegroSigrityPackageAssessmentandExtractionOption可以和CadenceSiPLayout和Allegro®
PackageDesigner转换数据。
可以准确快速评估信号和电源完整性问题的可行性。
模型提取功能提供独特的全封装模式提取，精度达到多千兆赫兹频率范围。
AllegroSigrityPackageAssessmentandExtractionOption基于全波仿真算法提供无可比拟的宽带电路模型，其优化的多阶电路模型为用户提供独一无二的精度和高度压缩的模型大小。
独特的封装模型电性能评估引擎使用户可快速发现和定位潜在的设计问题，强大的封装结构（如单芯片封装、多芯片封装MCP以及系统级封装SiP等、Flip-chip/Wirebond封装等）支持能力使得用户可快速提取全封装或部分网络的电路模型。
AllegroSigrityPackageAssessmentandExtractionOption内嵌含以下主要功能模块：
SigrityXtractIM–封装模型提取
3DFEM–3维电磁场分析提取
PowerDC–电热一体分析工具
XtractIM
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