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数据选择器与数据分配器的设计与仿真
数据选择器与数据分配器的设计与仿真
摘要：
基于量子元胞自动机的双稳态特性和数字电路，本文探讨了4位数据选择器和4位数据分配器的设计方法，并利用QCADesigner仿真验证了其电路设计的正确性，对以后8位、16位或更高位的数据选择器与数据分配器具有一定的借鉴意义。
关键词：
量子元胞自动机、数据选择器和数据分配器、QCADesigner仿真
1、引言
有研究认为，当电子器件的尺寸达到70nm时,由于功率耗散和相互连接等问题使得基于传统CMOS技术的器件尺寸的进一步减小变得不太可能[1]，这就需要发展一种不同于传统CMOS的器件技术来使电子器件能继续朝纳米级方向发展。
近年来，有些学者提出量子元胞自动机（QuantumCellularAutomaton，QCA）的结构，它通过电子在量子元胞自动机上占据的位置来携带二进制信息而不是通过传统的电流开关来表示二进制信息。
量子细胞自动机的结构,在用分子实现时,其特征尺寸仅为几纳米，具有低功耗、高集成度和无引线集成等优点,将是新一代的电子元件之一。
然而，基于QCA实现数字逻辑系统，均需要展开大量的研究工作。
作为基于QCA数字逻辑系统的基础，需要有完整的逻辑单元库。
迄今，虽然有人提出了各种加法器[2-4]、乘法器[5]和其他电路[6]的设计，但是，数据选择器和数据分配器的设计还缺乏研究。
本文结合QCA和数字电路相关知识和化简思想的设计了数据分配器和数据选择器，并利用QCADesigner仿真验证了其电路设计的正确性。
此外，此电路设计中采用基本QCA器件组合和相同逻辑功能电路合并的思想，具有较强的普适性，对以后的电路设计也有一定的借鉴意义。
2、量子元胞自动机的基本元素
QCA是由基本的逻辑器件组成的，这些基本量子器件主要有含有两个静电子的标准元胞和旋转元胞，每个元胞通过内部电子所处的位置定义它的极性，元胞之间极性的传递或改变是依靠两元胞间电子的库仑作用和元胞内电子的隧穿作用，每个元胞中的电子被高度极化，电子云密度沿元胞两个垂直的对角分布中的一个方向分布，一个元胞的极化能引起临近元胞的极化，从而实现数据的传递。
2.1量子元胞自动机的结构
量子细胞自动机是由4个单电子隧道结构成的环，其角上是4个量子点，通过电子在4个角上的不同排列方式来储存不同的信息。
如图2.1（a）所示。
图2.1（a）量子细胞自动机QCA结构示意图
由于库仑力的排斥作用以及能量最低原则，两电子将会占据4个角上的两个不同的量子点于是单个细胞将有两种极化态。
如图2.1（b）所示：
图2.1（b）QCA细胞的两种极化态
如图2.1（b）中的带有4个量子点的QCA元胞，电子遂穿出元胞的概率可以忽略，设在元胞的基态，位置i的平均电子占据数位Pi，则元胞的极化率为：
2.2QCA传输线[7]
QCA直线阵列为最常见的传输线。
它有两种类型。
其中的一种是由标准元胞构成的传输线，如图2.2（a）所示，图2.2（b）为Graig.s.Lent,P.D.Tougaw和Wolfgang.Porod测试的传输线特性。
该图为3条有标准元胞排列成的直线列阵的极化率曲线图。
图2.2QCA直线阵列（a）不同极化率的元胞驱动的QCA直线阵列（b）
从图中可以看出，虽然3条QCA直线阵列图中的驱动元胞的极化率不同，但最后元胞的极化率的趋于相同为“1”。
从极化曲线中我们也可以看出，对于一个普通元胞链，一般要经过至少两个元胞才能达到完全极化，这也为以后的电路设计提供了指导。
类似的，如果将上述元胞旋转45°，得到与标准元胞类似的旋转元胞。
而旋转元胞链相邻两个元胞的极化率是相反的，但也能传递信息。
由于相邻的元胞的极化率相反，该元胞链也称为反转链，如图2.2（c）所示。
在QCA电路设计中常用到该元胞链来解决一些交叉线的问题，该种连线方法称为旋转元胞的共面交联。
有时也常将该连法与标准元胞相结合起来使用，方便且实用，能解决一些普通元胞不能解决的问题。
图2.2（c）旋转元胞链
除了以上两种传输线，常用的还有直角传输线和扇形传输线，他们也同样在电路设计中很频繁的被使用。
如图2.2.（d）所示
图2.2（d）拐角传输线、扇形传输线
2.3反相器
反相器是数字电路设计中的一个基本器件，其基本形式如图2.3（a）所示。
根据电子间的库仑力平衡和能量最低原则，当输入1时，状态经直角和扇形传输线从传输线末端输出状态0，起到反相的功能
2.3（a）用于信号反向的元胞排列
一种新型的可逆反相器是由正常元胞和旋转元胞混合构成的，如图2.3（b）所示。
In=1Out=0
图2.3（b）一种新的反向器
实验证明，在复杂电路的设计中，此种新的反相器较前者更为稳定,而且它具有基态能量小，使用元胞个数小的特点。
2.4表决器
表决器的元胞结构图如图2.4（a）所示，一个中心元胞被其余四个元胞包围，其中有3个邻近元胞（输入胞）给定极性，第4个元胞的极性为输出极性值。
这个输出端的极性由其他3个输入胞决定。
通过计算系统的基态，输出胞的极性与3个输入胞的极性的关系正好如同少数服从多数的选举原则一样，因此我们称为“表决器”，也称为“多数门”。
图2.4（b）表示了这种表决器的逻辑符号。
其逻辑表达式为
图2.4表决器
2.5可编与/或门
将多数门的一个输入端设定确定的极性，即成为可编与/或门。
如图2.5所示，确定一个输入端极性为+1，则可实现或门的功能，同样，设定极性为-1，则实现与门功能
图2.5可编程与/或门
（a）可编程端为1时，器件可能情况（b）对应的逻辑符号
2.6异或门
异或门也是QCA电路中使用频率较高的门电路，其逻辑表达式为
=
=
由此，我们可以搭建出QCA电路图2.6
图2.6异或门的QCA图
由逻辑表达式及电路图分析可以得出，当AB输入信号相反时，输出端O=1，相同时输出O恒为一，实验异或功能。
不同的论文中由于依据逻辑表达式不同，其电路图也并不唯一，在实际使用中我们可以根据需要对电路进行改进或选择使用合适、功能稳定的QCA图。
2.7QCA时钟模型
在QCA电路设计中，最重要的就是时钟设置问题。
时钟在QCA设计中有两个作用，一，实现信息的同步传输；二，为信息传输提供能量[8]。
由于QCA电路中没有其他外加能量，电子运动的能量提供只能来源于时钟。
在QCA中，共有四个时钟，每个时钟相位差为90。
图2.6四个相差90的时钟信号
QCA设计中时钟的设定是重点和难点，因此，掌握时钟的使用对电路的设计和功能的顺利实现有重要意义。
3、4位数据选择器的QCA设计与仿真
3.1基本单元2选1数据选择器[9]
对于2选1数据选择器，其功能表如下：
In0
In1
sel
out
0
0
0
0
0
1
1
0
1
0
0
1
1
1
1
1
根据功能表可得其逻辑关系表达式：
out=In0·
+In1·sel,作出QCA电路图，如下
2选1数据选择器
利用QCADesigner仿真，结果如下：
由仿真图可以看出，输出延迟半个时钟，仿真结果与理论结果相符。
3.24选1数据选择器
不难推出其逻辑关系式：
out=In0·
·
+In1·
·
+In2·
·
+In3·
·
作出QCA电路，如下：
4选1数据选择器
利用QCADesigner仿真，当选定S0=0，S1=0，out=In0，得到仿真结果如下;
由图可看出输出结果延迟一个周期，当S0=0，S1=0，out=In0,仿真结果和理论结果相符。
4、4位数据分配器
数据分配器与数据选择器的结构恰好相反，其功能表如下：
输入输出
IN
S0
S1
0
1
2
3
D
0
0
D
0
0
0
D
0
1
0
D
0
0
D
1
0
0
0
D
0
D
1
1
0
0
0
D
其功能表与2线—4线译码器相类似，2线—4线译码器的功能表如下：
输入
输出
ab
cdef
00
01
10
11
1000
0100
0010
0001
逻辑表达式
对2-to-4译码器进行改进，增加一个控制输入端GS，其功能表如下：
输入
输出
GSab
cdef
0ΧΧ
100
101
110
111
0000
1000
0100
0010
0001
只有GS为1时，译码器才会执行译码功能。
分析可得，只要把GS端换成IN，其功能就相当于一个4位数据分配器。
逻辑表达式
·D
·D
·D
·D，不难作出4位数据分配器的QCA电路图，如下:
4位数据分配器
利用QCADesigner仿真，得到如下仿真结果;
由图可看出输出结果延迟一个时钟，当IN=0时，输出结果全为0，当IN=1时，随着S0和S1的变化，依次选择0、1、2、3中的一个输出口输出结果，仿真结果与理论结果相符。
5结束语
本文基于QCA基本原理，设计了4位数据选择器和4位数据分配器，对其设计理论的通用性进行了说明，并利用QCADesigner软件进行模拟仿真，结果表明，电路具有正确的功能。
电路设计中最关键的思想是时钟的一致，在电路设计中要保证相同的输入处于同一个时区，否则逻辑就会出现错误；另外一个重要的问题就是元胞所在的区域，一般的元胞都处于maincelllayer层，元胞层次的误放也会导致电路得不到正确输出，而且这个错误也是很难检测的，搭建电路时一定要注意。
通过排除研究过程中出现的各种问题，为以后研究8位的数据选择器和8数据分配器积累了宝贵的经验。
参考文献：
[1]TougawPD,LentCS.Logicaldevicesimplementedusingquantumcellularautomata[J].J.Appl.Phys,1994,75（3）:
1818~1825
[2]王森，蔡理，郭律.基于量子元胞自动机的全加器实现.固体电子学研究与进展，2005，25
（2）：
148~151.
[3]ChoHandSwartzlanderEE.Adderdesignsandanalysesforquantum-dotcellularautomata[J].IEEETrans.OnNanotechnology,2007,6（3）:
374~383
[4]ChoiMandChoiM.ScalabilityofgloballyasynchronousQCA（quantum-dotcellularautomata）adderdesign[J].JournalofElectronicTesting,2008,24（1-3）:
313~320
[5]HeumpilCandSwartzlanderEE.Serialparallelmultiplierdesigninquantum-dotcellularautomata[C].IEEESymposiumonComputerArithmetic,Montpellier,France,Jun.25-27,2007:
7~15
[6]NiemierMTandKoggePM.Logicinwire:
usingquantumdotstoimplementamicroprocessor[C].ProceedingsofNinthGreatLakesSymposiumonVLSI,AnnArbor,MI,USA,Mar.4-6,1999:
118~121.
[7]LentCSandTougawPD.Linesofinteractingquantum-dotcells:
Abinarywire[J].JournalofAppliedPhysics,1993,74（10）:
6227-6233.
[8]KimK,WuKJ,andKarriR.Quantum-dotcellularautomatadesignguideline[J].IEICETrans.OnFundamentalsofElectronics,CommunicationsandComputerSciences,2006,E89-A（6）:
1607-1641.
[9]V.MARDIRIS,Ch.MIZAS,L.FRAGIDISandV.CHATZIS.DesignandsimulationofaQCA2to1multiplexer.12thWSEASInternationalConferenceonComuters,Heraklion,Greece,July23-25,2008
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