数字系统设计与FPGA专题实验.ppt

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数字系统设计与FPGA专题实验,符均,电信学院数据广播研究中心西一楼803bbs帐户:

fujun科研:

数据广播系统，DVB，DAB；数字系统设计；硬件设计；教学:

数字逻辑、数字系统设计与CPLD应用,辅导研究生课程可编程逻辑器件原理及应用竞赛:

全国电子线路竞赛辅导、SOPC设计竞赛辅导其它,本课程安排：

学时：

（上机实验32）课堂教学内容：

第一章、概论（FPGA、SOC技术的发展、原理及应用领域）第二章、FPGA设计（QUARTUSII学习、FPGA设计）第三章、SOC设计（NIOSII）第四章、数字系统设计（数字系统设计方法硬件电路相关设计知识流行新芯片和新技术）,参考资料,参考资料：

CPLD技术及其应用宋万杰等编著西安电子科大出版社出版VHDL硬件描述语言与数字逻辑电路设计侯伯亨顾新等编著西安电子科技大学出版社挑战SOC相关网址：

FPGA：

FieldProgrammableGatesArrayCPLD：

ComplexProgrammableLogicDeviceSOC:

systemonchip主流公司：

Altera、Xilinx等简要的说就是可以根据需要任意设计完成相应功能的数字集成电路芯片系统。

数字电路的积木游戏。

可编程逻辑器件概念,GAL:

GenericArrayLogic通用阵列逻辑,相关专业名词,PLD：

ProgrammableLogicDevice可编程逻辑器件,CPLD：

ComplexProgrammableLogicDevice复杂可编程逻辑器件,EPLD：

ErasableProgrammableLogicDevice可擦除可编程逻辑器件,FPGA：

FieldProgrammableGateArray现场可编程门阵列,VHDL：

VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage超高速集成电路硬件描述语言,ASIC：

ApplicationSpecificIntegratedCircuit特定用途集成电路,ASSP：

ApplicationSpecificStandardProduct专用标准半导体产品,三类器件的主要性能指标比较ASIC：

ApplicationSpecificIntegratedCircuits,可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM和PLA器件,改进的PLA器件,GAL器件,FPGA器件,EPLD器件,CPLD器件,内嵌复杂功能模块的SOPC,设计流程:

简单设计,设计方案设计输入1H设计处理530M设计仿真2H芯片编程2M系统测试,FPGA/CPLD应用,FPGA/CPLD,Test/Measurement,DigitalVideoTechologies,Robot,可编程逻辑器件的分类,按集成度（PLD）分类,PROM,PROM表达的PLD图阵列,用PROM完成半加器逻辑阵列,PLA,PLA逻辑阵列示意图,PAL,PAL结构：

PAL的常用表示：

GAL,GAL16V8的结构图,CPLD结构与工作原理,MAX7000系列的单个宏单元结构,PRN,CLRN,ENA,逻辑阵列,全局清零,共享逻辑扩展项,清零,时钟,清零选择,寄存器旁路,并行扩展项,通往I/O模块,通往PIA,乘积项选择矩阵,来自I/O引脚,全局时钟,来自PIA的36个信号,快速输入选择,2,CPLD结构与工作原理,

（1）逻辑阵列块（LAB）,MAX7128S的结构,CPLD结构与工作原理,

（2）宏单元,（3）扩展乘积项,共享扩展乘积项结构,并联扩展项,CPLD结构与工作原理,（4）可编程连线阵列,（5）不同的LAB通过在可编程连线阵列（PIA）上布线，以相互连接构成所需的逻辑。

PIA信号布线到LAB的方式,（6）I/O控制块,EPM7128S器件的I/O控制块,FPGA结构与工作原理,查找表,FPGA查找表单元内部结构,FPGA查找表单元：

一个N输入查找表（LUT，LookUpTable）可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。

输入多于N个的函数、方程必须分开用几个查找表（LUT）实现,什么是查找表?

基于查找表的结构模块,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入A输入B输入C输入D,查找表输出,16x1RAM,查找表原理,多路选择器,FLEX10K系列器件,FLEX10K内部结构,.,IOC,IOC,.,IOC,IOC,逻辑单元,快速通道互连,逻辑阵列块（LAB）,连续布线和分段布线的比较,连续布线=每次设计重复的可预测性和高性能,连续布线（Altera基于查找表（LUT）的FPGA）,LAB,LE,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,FLEX10K系列FPGA结构图,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,EAB,EAB,嵌入式阵列块,

（1）逻辑单元LE,LE（LC）结构图,

（1）逻辑单元LE,进位链连通LAB中的所有LE,快速加法器,比较器和计数器,

（1）逻辑单元LE,两种不同的级联方式,

（2）逻辑阵列LAB是由一系列的相邻LE构成的,图2-38-FLEX10KLAB的结构图,EAB的大小灵活可变通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器,EAB的字长是可配置的,（5）嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。

用EAB构成不同结构的RAM和ROM,工艺改进促使供电电压降低,FPGA/CPLD多电压兼容系统,内核电压3.3V、2.5V或1.8V,接受2.5V、3.3V或者5.0V输入,输出电位标准Vccio,工艺,EEPROM:

MAX7000SFLASH:

XC9500XL，MAXII,PROASICANTI-FUSE：

ACTELSRAM:

FGPA,FPGA/CPLD生产商,ALTERA,FPGA：

cycloneII系列：

ep2c35STRATIX系列：

ep2s180CPLD：

MAXII系列：

EPM240,FPGA：

SPARTANIII系列Virtex系列CPLD：

coolrunnerII系列,XILINX,PLDDesignFlow,Synthesis-TranslateDesignintoDeviceSpecificPrimitives-OptimizationtoMeetRequiredArea&PerformanceConstraints-Spectrum,Synplify,QuartusII,DesignSpecification,Place&Route-MapPrimitivestoSpecificLocationsInsideTargetTechnologywithReferencetoArea&PerformanceConstraints-SpecifyRoutingResourcestoBeUsed,DesignEntry/RTLCoding-BehavioralorStructuralDescriptionofDesign,RTLSimulation-FunctionalSimulation（Modelsim,QuartusII）-VerifyLogicModel&DataFlow（NoTimingDelays）,LE,M512,M4K,I/O,PLDDesignFlow,TimingAnalysis-VerifyPerformanceSpecificationsWereMet-StaticTimingAnalysis,GateLevelSimulation-TimingSimulation-VerifyDesignWillWorkinTargetTechnology,PCBoardSimulation&Test-SimulateBoardDesign-Program&TestDeviceonBoard-UseSignalTapIIforDebugging,tclk,FPGA/CPLD测试技术,JTAG边界扫描测试,边界扫描电路结构,JTAG边界扫描测试,边界扫描IO引脚功能,CPLD和FPGA的编程与配置,10芯下载口,接口各引脚信号名称,FPGA与CPLD的配置与编程方案,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤不计较器件的封装形式,允许一般的存储样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编程下载口，也可作JTAG接口,ALTERA的ByteBlaster（MV）下载接口,FPGA的配置方案,FPGA的3种常用的标准下载配置模式,1、PassiveSerialMode,3、JTAGMode,2、ActiveSerialMode,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,AS配置端口,专用FLASH配置器件,AS端口FLASH专用器件配置,PC机,Cyclone系列FPGA,EPCSX配置芯片,ByteBlasterII配置电路,配置,编程,AS配置端口,ByteBlaster（MV）配置电路ByteBlasterII配置电路,POF硬件购建配置文件,Nios工作软件,Nios嵌入式系统,缺点：

1、只适合于Cyclone系列器件2、无法用于实时多任务重配置,FPGA,普通单片机,EPROM或串行E平方ROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,PS端口单片机软件方式配置,单片机I/O端口,单片机软件配置方案缺点：

1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。

2、配置速度慢，不能用于反应速度要求高的领域。

3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。

4、电路面积比较大5、实验模式不规范,使用单片机配置FPGA,MCU用PPS模式配置FPGA电路,通过EDA工具中的LPM模块调用如LPM_ROM，LPM_FIFO等,FPGA中的硬件EAB/ESB,硬核IP或嵌入式硬件模块（如EAB）调用图示,通过LPM编辑器或直接编辑设计（调用），以及参数设定LPM模块的相关底层文件（或元件）,顶层系统调用,产生HARDCOPY文件,ASIC无缝转化,ALTERAHARDCOPYASIC设计流程,FPGA硬件系统测试仿真,ASIC顶层设计,STRATIX系列FPGA,AVR内部结构图,AVRCPU管脚排列及功能,通讯方式,8位通用IO并行通讯:

PA,PB,PC,PDRS232/UART串行通讯：

TXD,RXDI2C串行通讯：

SDA,SCLSPI串行通讯：

MCK,MOSI,MISO中断计数通讯：

INT0,INT1,T0,T1PWM产生：

OC1A,OC1B时钟：

XTAL/CLK,UART/RS232串口,I2C接口应用,I2C接口电路,I2C接口时序,SPI接口,并口EPP模式通讯握手,数据写周期传输过程：

1.程序执行EPP数据口I/O写；2.nWRITE有效，数据送到并行口；3.若nWAIT为低，nDATASTB有效；4.端口等待外设nWAIT变高响应；5.nDATASTB无效，EPP周期结束；6.ISAI/O周期结束；7.外设置低nWAIT,指