《CBLayout指南》word版.docx

《CBLayout指南》word版.docx

《《CBLayout指南》word版.docx》由会员分享，可在线阅读，更多相关《《CBLayout指南》word版.docx（49页珍藏版）》请在冰豆网上搜索。

《CBLayout指南》word版

PCBLayout指南

PCB Layout指南

1.一般规则

    1.1PCB板上预划分数字、模拟、DAA信号布线区域。

    1.2数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。

    1.3高速数字信号走线尽量短。

    1.4敏感模拟信号走线尽量短。

    1.5合理分配电源和地。

    1.6DGND、AGND、实地分开。

    1.7电源及临界信号走线使用宽线。

    1.8数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。

2.元器件放置

    2.1在系统电路原理图中：

        a）划分数字、模拟、DAA电路及其相关电路；

        b）在各个电路中划分数字、模拟、混合数字/模拟元器件；

        c）注意各IC芯片电源和信号引脚的定位。

    2.2初步划分数字、模拟、DAA电路在PCB板上的布线区域（一般比例2/1/1），数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。

Note:

当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。

    2.3初步划分完毕後，从Connector和Jack开始放置元器件：

        a）Connector和Jack周围留出插件的位置；

        b）元器件周围留出电源和地走线的空间；

        c）Socket周围留出相应插件的位置。

    2.4首先放置混合型元器件（如Modem器件、A/D、D/A转换芯片等）：

        a）确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；

        b）将元器件放置在数字和模拟信号布线区域的交界处。

    2.5放置所有的模拟器件：

        a）放置模拟电路元器件，包括DAA电路；

        b）模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；

        c）TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；

        d）对於串行DTE模块，DTEEIA/TIA-232-E

系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如阻流圈和电容等。

    2.6放置数字元器件及去耦电容：

        a）数字元器件集中放置以减少走线长度；

        b）在IC的电源/地间放置0.1uF的去耦电容，连接走线尽量短以减小EMI；

        c）对并行总线模块，元器件紧靠

        Connector边缘放置，以符合应用总线接口标准，如ISA总线走线长度限定在2.5in；

        d）对串行DTE模块，接口电路靠近Connector；

        e）晶振电路尽量靠近其驱动器件。

    2.7各区域的地线，通常用0Ohm电阻或bead在一点或多点相连。

3.信号走线

    3.1Modem信号走线中，易产生噪声的信号线和易受干扰的信号线尽量远离，如无法避免时要用中性信号线隔离。

Modem易产生噪声的信号引脚、中性信号引脚、易受干扰的信号引脚如下表所示：

===============================================================

|NoiseSource|neutral|noise

sensitive

-----------+----------------+----------------+-----------------

VDD,GND,AGND||31,38,34,37|

-----------+----------------+----------------+-----------------

Crystal|52,53||

-----------+----------------+----------------+-----------------

Reset||35|

-----------+----------------+----------------+-----------------

MemoryBUS|1-6,9-10,12-13||

|43-50,58-68||

-----------+----------------+----------------+-----------------

NVRAM||39,42|

-----------+----------------+----------------+-----------------

Telephone||7-8,36,51,54|24-25,30,32-33

-----------+----------------+----------------+-----------------

Audio|||23,26-29

-----------+----------------+----------------+-----------------

串行DTE|40-41|11,14-22,55-57|

===============================================================

===============================================================

|NoiseSource|neutral|noise

sensitive

-----------+----------------+----------------+-----------------

VDD,GND,AGND||31,38,34,37|

-----------+----------------+----------------+-----------------

Crystal|52,53||

-----------+----------------+----------------+-----------------

Reset||35|

-----------+----------------+----------------+-----------------

MemoryBUS|1-6,9-10,12-13||

|43-50,58-68||

-----------+----------------+----------------+-----------------

NVRAM||39,42|

-----------+----------------+----------------+-----------------

Telephone||7-8,36,51,54|24-25,30,32-33

-----------+----------------+----------------+-----------------

Audio|||23,26-29

-----------+----------------+----------------+-----------------

并行总线|11,14-22,40-41||

|55-57||

===============================================================

    3.2数字信号走线尽量放置在数字信号布线区域内；

        模拟信号走线尽量放置在模拟信号布线区域内；

        （可预先放置隔离走线加以限定，以防走线布出布线区域）

        数字信号走线和模拟信号走线垂直以减小交叉耦合。

    3.3使用隔离走线（通常为地）将模拟信号走线限定在模拟信号布线区域。

        a）模拟区隔离地走线环绕模拟信号布线区域布在PCB板两面，线宽50-100mil；

        b）数字区隔离地走线环绕数字信号布线区域布在PCB板两面，线宽50-100mil，其中一面PCB板边应布200mil宽度。

    3.4并行总线接口信号走线线宽>10mil（一般为12-15mil），如/HCS、/HRD、/HWT、/RESET。

    3.5模拟信号走线线宽>10mil（一般为12-15mil），如MICM、MICV、SPKV、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT。

    3.6所有其它信号走线尽量宽，线宽>5mil（一般为10mil），元器件间走线尽量短（放置器件时应预先考虑）。

    3.7旁路电容到相应IC的走线线宽>25mil，并尽量避免使用过孔。

    3.8通过不同区域的信号线（如典型的低速控制/状态信号）应在一点（首选）或两点通过隔离地线。

如果走线只位於一面，隔离地线可走到PCB的另一面以跳过信号走线而保持连续。

    3.9高频信号走线避免使用90度角弯转，应使用平滑圆弧或45度角。

    3.10高频信号走线应减少使用过孔连接。

    3.11所有信号走线远离晶振电路。

    3.12对高频信号走线应采用单一连续走线，避免出现从一点延伸出几段走线的情况。

    3.13DAA电路中，穿孔周围（所有层面）留出至少60mil的空间。

    3.14清除地线环路，以防意外电流回馈影响电源。

4.电源

    4.1确定电源连接关系。

    4.2数字信号布线区域中，用10uF电解电容或钽电容与0.1uF瓷片电容并联後接在电源/地之间.在PCB板电源入口端和最远端各放置一处，以防电源尖峰脉冲引发的噪声干扰。

    4.3对双面板，在用电电路相同层面中，用两边线宽为200mil的电源走线环绕该电路。

（另一面须用数字地做相同处理）

    4.4一般地，先布电源走线，再布信号走线。

5.地

    5.1双面板中，数字和模拟元器件（除DAA）周围及下方未使用之区域用数字地或模拟地区域填充，各层面同类地区域连接在一起，不同层面同类地区域通过多个过孔相连:

ModemDGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。

    5.2四层板中，使用数字和模拟地区域覆盖数字和模拟元器件（除DAA）；ModemDGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。

    5.3如设计中须EMI过滤器，应在接口插座端预留一定空间，绝大多数EMI器件（Bead/电容）均可放置在该区域;未使用之区域用地区域填充，如有屏蔽外壳也须与之相连。

    5.4每个功能模块电源应分开。

功能模块可分为：

并行总线接口、显示、数字电路（SRAM、EPROM、Modem）和DAA等，每个功能模块的电源/地只能在电源/地的源点相连。

    5.5对串行DTE模块，使用去耦电容减少电源耦合，对电话线也可做相同处理。

    5.6地线通过一点相连，如可能，使用Bead；如抑制EMI需要，允许地线在其它地方相连。

    5.7所有地线走线尽量宽，25-50mil。

    5.8所有IC电源/地间的电容走线尽量短，并不要使用过孔。

6.晶振电路

    6.1所有连到晶振输入/输出端（如XTLI、XTLO）的走线尽量短，以减少噪声干扰及分布电容对Crystal的影响。

XTLO走线尽量短，且弯转角度不小於45度。

（因XTLO连接至上升时间快，大电流之驱动器）

    6.2双面板中没有地线层，晶振电容地线应使用尽量宽的短线连接至器件上离晶振最近的DGND引脚，且尽量减少过孔。

    6.3如可能，晶振外壳接地。

    6.4在XTLO引脚与晶振/电容节点处接一个100Ohm电阻。

    6.5晶振电容的地直接连接至Modem的GND引脚，不要使用地线区域或地线走线来连接电容和Modem的GND引脚。

7.使用EIA/TIA-232接口的独立Modem设计

    7.1使用金属外壳。

如果须用塑料外壳，应在内部贴金属箔片或喷导电物质以减小EMI。

7.2各电源线上放置相同模式的Choke。

7.3元器件放置在一起并紧靠EIA/TIA-232接口的Connector。

7.4所有EIA/TIA-232器件从电源源点单独连接电源/地。

电源/地的源点应为板上电源输入端或调压芯片的输出端。

7.5EIA/TIA-232电缆信号地接至数字地。

7.6以下情况EIA/TIA-232电缆屏蔽不用接至Modem外壳;空接;通过Bead接到数字地;EIA/TIA-232电缆靠近Modem外壳处放置一磁环时直接连到数字地。

8.VC及VREF电路电容走线尽量短，且位於中性区域。

    8.110uFVC电解电容正极与0.1uFVC电容的连接端通过独立走线连至Modem的VC引脚（PIN24）。

    8.210uFVC电解电容负极与0.1uFVC电容的连接端通过Bead後用独立走线连至Modem的AGND引脚（PIN34）。

    8.310uFVREF电解电容正极与0.1uFVC电容的连接端通过独立走线连至Modem的VREF引脚（PIN25）。

    8.410uFVREF电解电容负极与0.1uFVC电容的连接端通过独立走线连至Modem的VC引脚（PIN24）；注意与8.1走线相独立。

VREF------+--------+

┿10u┿0.1u

VC------+--------+

┿10u┿0.1u

+--------+-----~~~~~---+AGND

使用之Bead应满足：

100MHz时，阻抗=70W;;

额定电流=200mA;;

最大电阻=0.5W。

9.电话和Handset接口

    9.1Tip和Ring线接口处放置Choke。

    9.2电话线的去耦方法与电源去耦类似，使用增加电感组合体、Choke、电容等方法。

但电话线的去耦比电源去耦更困难也更值得注意，一般做法是预留这些器件的位置，以便性能/EMI测试认证时调整。

    9.3Tip和Ring线到数字地间放置耐压高的滤波电容（0.001uF/1KV）。

含BGA器件的PCB布局布线经验

推荐给好友

打印

加入收藏

文章出处:

与非网 更新于2009-08-0322:

23:

59

含BGA器件、PCB布局布线经验

BGA是PCB上常用的组件，通常CPU、NORTHBRIDGE、SOUTHBRIDGE、AGPCHIP、CARDBUSCHIP…等，大多是以bga的型式包装，简言之，80﹪的高频信号及特殊信号将会由这类型的package内拉出。

因此，如何处理BGApackage的走线，对重要信号会有很大的影响。

        通常环绕在BGA附近的小零件，依重要性为优先级可分为几类：

1.          bypass。

2.          clock终端RC电路。

3.          damping（以串接电阻、排组型式出现；例如memoryBUS信号）

4.          EMIRC电路（以dampin、C、pullheight型式出现；例如USB信号）。

5.          其它特殊电路（依不同的CHIP所加的特殊电路；例如CPU的感温电路）。

6.          40mil以下小电源电路组（以C、L、R等型式出现；此种电路常出现在AGPCHIPor含AGP功能之CHIP附近，透过R、L分隔出不同的电源组）。

7.          pulllowR、C。

8.          一般小电路组（以R、C、Q、U等型式出现；无走线要求）。

9.          pullheightR、RP。

1-6项的电路通常是placement的重点，会排的尽量靠近BGA，是需要特别处理的。

第7项电路的重要性次之，但也会排的比较靠近BGA。

8、9项为一般性的电路，是属于接上既可的信号。

相对于上述BGA附近的小零件重要性的优先级来说，在ROUTING上的需求如下：

1.          bypass => 与CHIP同一面时，直接由CHIPpin接至bypass，再由bypass拉出打via接plane；与CHIP不同面时，可与BGA的VCC、GNDpin共享同一个via，线长请勿超越100mil。

2.          clock终端RC电路 =>有线宽、线距、线长或包GND等需求；走线尽量短，平顺，尽量不跨越VCC分隔线。

3.          damping => 有线宽、线距、线长及分组走线等需求；走线尽量短，平顺，一组一组走线，不可参杂其它信号。

4.          EMIRC电路 => 有线宽、线距、并行走线、包GND等需求；依客户要求完成。

5.          其它特殊电路 => 有线宽、包GND或走线净空等需求；依客户要求完成。

6.          40mil以下小电源电路组 => 有线宽等需求；尽量以表面层完成，将内层空间完整保留给信号线使用，并尽量避免电源信号在BGA区上下穿层，造成不必要的干扰。

7.          pulllowR、C => 无特殊要求；走线平顺。

8.          一般小电路组 => 无特殊要求；走线平顺。

9.          pullheightR、RP => 无特殊要求；走线平顺。

为了更清楚的说明BGA零件走线的处理，将以一系列图标说明如下：

A.     将BGA由中心以十字划分，VIA分别朝左上、左下、右上、右下方向打；十字可因走线需要做不对称调整。

B.     clock信号有线宽、线距要求，当其R、C电路与CHIP同一面时请尽量以上图方式处理。

C.     USB信号在R、C两端请完全并行走线。

D.     bypass尽量由CHIPpin接至bypass再进入plane。

无法接到的bypass请就近下plane。

E.       BGA组件的信号，外三圈往外拉，并保持原设定线宽、线距；VIA可在零件实体及3MMplacement禁置区间调整走线顺序，如果走线没有层面要求，则可以延长而不做限制。

内圈往内拉或VIA打在PIN与PIN正中间。

另外，BGA的四个角落请尽量以表面层拉出，以减少角落的VIA数。

F.      BGA组件的信号，尽量以辐射型态向外拉出；避免在内部回转。

F_2  为BGA背面bypass的放置及走线处理。

       Bypass尽量靠近电源pin。

F_3  为BGA区的VIA在VCC层所造成的状况

       THERMAL     VCC信号在VCC层的导通状态。

       ANTI        GND信号在VCC层的隔开状态。

因BGA的信号有规则性的引线、打VIA，使得电源的导通较充足。

F_4  为BGA区的VIA在GND层所造成的状况

       THERMAL     GND信号在GND层的导通状态。

       ANTI        VCC信号在GND层的隔开状态。

因BGA的信号有规则性的引线、打VIA，使得接地的导通较充足。

F_5  为BGA区的Placement及走线建议图

以上所做的BGA走线建议，其作用在于：

1.      有规则的引线有益于特殊信号的处理，使得除表层外，其余走线层皆可以所要求的线宽、线距完成。

2.      BGA内部的VCC、GND会因此而有较佳的导通性。

3.      BGA中心的十字划分线可用于；当BGA内部电源一种以上且不易于VCC层切割时，可于走线层处理（40~80MIL），至电源供应端。

或BGA本身的CLOCK、或其它有较大线宽、线距信号顺向走线。

4.      良好的BGA走线及placement，可使BGA自身信号的干扰降至最低。

高速PCB设计指引

推荐给好友

打印

加入收藏

文章出处:

与非网 更新于2009-07-3100:

46:

44

高速PCB设计指引 指引

第一篇 PCB布线

   在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。

PCB布线有单面布线、双面布线及多层布线。

布线时要注意输入端与输出端的连线，应避免相邻平行，以免产生反射干扰。

必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。

 PCB板的设计过程是一个复杂的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。

一、电源、地线的处理

　　既使在整个 PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。

所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。

对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：

　（１）加上去耦电容。

　（２）Ａ、加宽电源、地线；Ｂ、数字电路的地用网状连接，模拟电路的地则一点连接。

　（３）做成多层板，使用电源，地线平面层。

二、数字电路与模拟电路的共地处理

　　现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。

因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。

数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整个PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。

数字地与模拟地有一点短接，请注意，只有一个连接点。

也有在PCB上不共地的，这由系统设计来决定。

从表面上看，这样做是比较合理，然而在实际的电路中，数字电路和模拟电路并没有绝对的分开，对于这种情况就不能这样简单的处理了。

三、信号线布在电（地）层上（不建议这样做）

　　在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相