基于EDA技术的卷积码编码器的设计.docx
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基于EDA技术的卷积码编码器的设计
大连交通大学信息工程学院
毕业设计（论文）
题目基于EDA技术的卷积码编码器的设计
专业信息工程
学生姓名刘赛班级 07-2
指导教师史原徐佳职称 讲师助教
所在单位信息工程教研室
教研室主任 石桂名
完成日期2011年6月18日
摘要
本文简明地介绍了卷积码的编码原理，首先通过对卷积码的原理进行分析，然后EDA技术设计卷积码编码器。
卷积码是一种重要的前向纠错信道编码方式，其纠错性能常常优于分组码，且（3,1,2）用于现代卫星通信系统中。
卷积码是一种性能优越的信道编码。
它的编码器比较容易实现，同时它具有较强的纠错能力。
随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。
卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方式，被广泛应用。
在阐述卷积码编码器基本工作原理的基础上，给出了（3,1,2）卷积编码器的VHDL设计，在QuartusⅡ环境下进行了波形仿真，并下载到EPF10K10LC84-3上进行了验证，其结果表明了该编码器的正确性和合理性。
关键词：
卷积编码器QuartusⅡ仿真VHDL
ABSTRACT
Thisarticlebrieflyintroducestheprincipleofconvolutioncodecoding,firstbytheprincipleofconvolutioncodeforanalysis,andthenEDAtechnologydesignconvolutioncodeencoder.Convolutioncodeisakindofimportantpriortochannelcodingerrorcorrection,thecorrectionwaybetterthantheperformanceisoftenblockcode,and（3,1,2）usedinmodernsatellitecommunicationsystem.Convolutioncodeisakindofthesuperiorperformanceofchannelcoding.It'seasiertoencoder,thecolleagueithasstrongabilityoftheerrorcorrection.Alongwiththeerrorcorrectioncodingtheorystudyunceasinglythorough,thepracticalapplicationofconvolutioncodemoreandmorewidely.Convolutioncodeasacommunicationsystemimportantcodingmethod,withitsgoodcodingperformance,reasonabledecodingway,hasbeenwidelyused.Inthispapertheconvolutioncodeencoderbasedontheprincipleofaregiven,andthe（3,1,2）convolutionencoderdesign,inQuartusⅡVHDLenvironment,anddownloadthewaveformsimulationtoEPF10K10LC84-threetothetestandtheresultsshowthecorrectnessandrationalityoftheencoder.
Keywords:
ConvolutioncodeencoderQuartusⅡThesimulationVHDL
目录
1前言1
2卷积编码器2
2.1卷积码的概述2
2.2卷积码编码的概念2
2.2.1卷积编码3
2.2.2卷积码的树状图4
2.2.3卷积码的网格图5
3EDA技术以及辅助工具的介绍5
3.1EDA技术概述5
3.1.1EDA技术的概述5
3.1.2EDA技术的发展趋势6
3.1.3EDA设计方法及工具软件6
3.2VHDL语言的介绍7
3.2.1VHDL语言介绍7
3.2.2VHDL语言特性、功能与特点7
3.3EDA工具QUARTUSⅡ8
3.3.1QUARTUSⅡ的简介8
3.3.2QUARTUSⅡ的应用简介9
4改变卷积编码器的参数仿真以及结论13
4.1不同回溯长度对卷积编码器性能的影响13
4.2不同码率对卷积编码器误码性能的影响14
4.3不同约束长度对卷积编码器的误码性能影响15
5卷积码编码器的VHDL设计与仿真17
5.1VHDL设计的优点与设计方法17
5.2卷积码编码器的VHDL实现17
5.2.1卷积编码器顶层建模的VHDL描述17
结论19
谢辞20
参考文献21
1前言
随着现代通信的发展，高速信息传输和高可靠性传输成为信息传输的两个主要方面，而可靠性尤其重要。
卷积码以其高速性和可靠性在实际应用中越来越广泛。
1967年Viterbi译码算法的提出，使卷积码成为信道编码中最重要的编码方式之一。
卷积码是1955年由Elias首次提出的，随后Wozencraft和Reiffen提出了序贯译码方法（对具有较大约束长度的卷积码非常有效）。
1963年，Massey提出了一个效率不高、但易于实现的译码方法--门限译码，这使得卷积码大量应用于卫星和无线信道的数字传输中。
而后Viterbi在1967年提出了最大似然译码法，该方法对存储器级数较小卷积码的译码很容易实现，并具有效率高、速度快、译码器简单等特点，人们后来称其为维特比算法或维特比译码，广泛应用于现代通信中。
卷积码与分组码不同，其编码器具有记忆性，即编码器的当前输出不仅与当前输入有关，还跟以前时刻的输入有关。
速率R=k/n、存储器阶数为m的卷积编码器可用k个输入、n个输出、输入存储器阶数为m的线性序贯电路实现，即输入在进入编码器后仍会多呆m个时间单元。
通常，n和k都是比较小的整数，k＜n，信息序列被分成长度为k的分组，码字（codeword）被分成长度为n的分组。
当K=1时，信息序列无需分组，处理连续进行。
值得注意的是，卷积码不象分组码，较大的最小距离和低错误概率不是通过增加k和n实现的，而是通过增加存储器阶数m实现的。
随着EDA技术的出现与发展，为电子系统的设计提供了先进的工具，不仅提高了设计工作的效率和灵活性，同时还产生了新的设计方法，如基于芯片的设计方法、用仿真手段验证芯片和系统功能等方法。
利用EDA技术提供的方法可以很方便地解决卷积码电路和参数不能改变等问题。
目前，VHDL语言已成为EDA领域首选的硬件设计语言，越来越多的数字系统设计使用VHDL语言来完成。
原因是通过VHDL描述的硬件系统“软核”便于存档，程序模块的移植和ASIC设计源程序的交付更为方便。
本文将介绍基于FPGA设计的（3,1,2）卷积编码器。
设计使用了VHDL语言，经过了在芯片上的验证试验，并成功应用到了扩频通信系统中。
本文主要介绍的是卷积码编码器的发展历史和概念，EDA技术的形成和最后基于EDA技术对卷积码编码器的设计。
2卷积编码器
2.1卷积码的概述
卷积码是一种性能优越的信道编码。
（n，k，N）表示把k个信息比特编程n个比特，N为编码约束长度，说明编码过程中互相约束的码段个数。
卷积码编码后的n个码元不仅与当前组的k个信息比特有关，而且与前N-1个输入组的信息比特有关。
编码过程中相互关联的码元有N*n个。
R=k/n是卷积码的码率，码率和约束长度是衡量卷积码的两个重要参数。
卷积码（n,k,m）主要用来纠随机错误，它的码元与前后码元有一定的约束关系，编码复杂度可用编码约束长度m*n来表示。
一般地，最小距离d表明了卷积码在连续m段以内的距离特性，该码可以在m个连续码流内纠正（d-1）/2个错误。
卷积码的纠错能力不仅与约束长度有关，还与采用的译码方式有关。
总之，由于n，k较小，且利用了各组之间的相关性，在同样的码率和设备的复杂性条件下，无论理论上还是实践上都证明：
卷积码的性能至少不比分组码差。
卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。
在编码过程中,卷积码充分利用了各码字间的相关性。
在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。
而且卷积码在实现最佳译码方面也较分组码容易。
因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。
对其进行研究有很大的现实意义。
本课题主要研究卷积码编、译码的原理和方法，具体设计出一种基于EDA技术实现的卷积码编码器的方法，满足电路简单，成本低，开发周期短，执行速度高，升级方便等特点。
卷积码可以等效看成是一种特殊的[n,k]线性分组码，具有线性分组码的一些基本性质。
同时卷积码还有它自有的一些特殊性质:
记忆性：
卷积码与分组码不同，其编码器具有记忆性，即编码器的当前输出不仅与当前输入有关，还跟以前时刻的输入有关。
编码约束长度：
卷积码的G∞虽是半无限矩阵，但在任何（m+1）段得编码约束度内，它们所表示的码元之间的约束关系完全相同。
表述卷积码的线性约束关系，至少需要（m+1）n=N个比特[1]。
复杂度：
卷积码无论是编码还是译码，复杂度决定了n和k不可能很大，现实应用中的n一般不超过8。
2.2卷积码编码的概念
卷积码的编码描述方法有5种：
冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。
卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。
在编码器复杂性相同的情况下，卷积码的性能优于分组码。
分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。
分组码的译码算法可以由其代数特性得到。
卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。
以二元码为例，输入信息序列为u＝（u0，u1，…），其多项式表示为u（x）＝u0+u1x＋…＋1u11＋…。
编码器的连接可用多项式表示为g（1,1）（x）＝1+x+x2和g（1,2）（x）＝1+x2，称为码的子生成多项式。
它们的系数矢量g（1,1）=（111）和g（1,2）=（101）称作码的子生成元。
以子生成多项式为阵元构成的多项式矩阵G（x）＝[g（1,1）（x）,g（1,2）（x）]，称为码的生成多项式矩阵。
由生成元构成的半无限矩阵。
2.2.1卷积编码
卷积码的编码器一般都比较简单。
图2-1卷积码编码器
图2-1是一般情况下的卷积码编码器框图。
它包括NK级的输入移位器，一组n个模2和加法器和n级的输出移位寄存器。
对应于每段k比特的输入序列，输出n个比特。
由图可知，n个输出比特不但与当前的k个输入比特有关，而且与以前的（N-1）k个输入信息比特有关。
整个编码过程可以看成是输入信息序列与由移位寄存器和模2加法器的连接方式所决定的另一个序列的卷积，卷积码由此得名。
本文采用的是冲击响应描述法编码思想。
图2-2（2，1，3）卷积编码器
如图2-2是卷积码（2,1,3）卷积编码器的一个框图。
左边是信息的输入。
下面分别是系统位输出和校验位输出。
其中间是3个移位寄存器和一个模2加法器。
简单的说就是信息位经过移位寄存器和一个模2加法器产生一个系统位和校验位加在一起输出。
可以看出：
每输入一个比特，移位寄存器中就向右移动一个位子。
原来的第三个寄存器就被移出。
可见卷积编码不只与现在的输入比特有关还与前面的3-1个比特有关。
所以约束长度是3。
在这里，其中K=1，n=2所以码率R=K/n=1/2[3]。
2.2.2卷积码的树状图
对于图2-2所示的（2,1,3）卷积码编码电路，其树状图如下图2-3所示，这里，分别用a，b，c和d表示寄存器的4种状态：
00,01,10和11，作为树状图中每条支路的节点。
以全零状态a为起点，当输入位信息位为0时，输出码元c1c2=00，寄存器保持状态a不变，对应图中从起点出发的上支路；当输入位为1时，输出码元c1c2=11，寄存器则转移到状态b，对应图中的下支路；然后再分别以这两条支路的终结点a和b作为处理下一位输入信息的起点，从而得到4条支路，以此类推，可以得到整个树状图。
如下图2-3
a
b
c
d
状态
A00
B01
C10
D11
信0
息
基
点1
00
00
a
b
c
d
01
11
b
a
10
11
a
图2-3（2,1,3）树状图
2.2.3卷积码的网格图
状态图可以完整的描述编码器的工作过程，但是其只能显示状态转移的过程而不能显示状态转移发生的时刻，由此引出用来表示卷积码的另一种常用方法——网格图。
网格图就是时间与对应状态的转移图，在网格图中每一个点表示该时刻的状态，状态之间的连线表示状态转移。
通过观察网格图可以发现在网格图中输入信息x（n）并没有标出，但如观察到转移后的状态表示（x（n），x（n-1））就可以发现输入信息已经隐含在转移后的状态中[4]。
如下图2-4是（2,1,3）卷积编码的网格图。
状态
a=00
b=01
c=10
d=11
图2-4（2,1,3）卷积编码的网格图
3EDA技术以及辅助工具的介绍
3.1EDA技术概述
EDA是电子设计自动化（ElectronicDesignAutomation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
3.1.1EDA技术的概述
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。
在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成[5]。
3.1.2EDA技术的发展趋势
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计[6]。
EDA在通信行业（电信）里的另一个解释是企业数据架构，EDA给出了一个企业级的数据架构的总体视图，并按照电信企业的特征，进行了框架和层级的划分。
EDA是电子设计自动化（ElectronicDesignAutomation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
3.1.3EDA设计方法及工具软件
（1）前端设计（系统建模RTL级描述）后端设计（FPGAASIC）系统建模。
（2）IP复用。
（3）前端设计。
（4）系统描述：
建立系统的数学模型。
（5）功能描述：
描述系统的行为或各子模块之间的数据流图。
（6）逻辑设计：
将系统功能结构化，通常以文本、原理图、逻辑图、布尔表达式来表示设计结果。
（7）仿真：
包括功能仿真和时序仿真，主要验证系统功能的正确性及时序特性。
EDA工具软件可大致分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。
目前进入我国并具有广泛影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软件：
Protel、PSPICE、multiSIM10（原EWB的最新版本）、OrCAD、PCAD、LSIIogic、MicroSim、ISE、modeIsim、Matlab等等。
这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同进还可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。
3.2VHDL语言的介绍
3.2.1VHDL语言介绍
VHDL全名是very-high-speedintegratedcircuithardwaredescriptionlanguage，诞生与1982年。
1987年底VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE发布了VHDL标准版本后，各EDA公司相继推出了自己的VHDL实际环境，或宣布自己的程序可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修正，从更高的抽象层次和系统描述能力扩展VHDL的内容。
现在，VHDL和VERILOG作为IEEE的工业硬件描述语言，又得到了众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
3.2.2VHDL语言特性、功能与特点
联性的语法和形式虽类似与一般程序语言，但是涵盖许多与硬件关联的语法构造。
其特有的层次性——由上而下的结构VHDL语言可描述一个数字电路的输入，输出以及相互之间的行为和功能。
而其硬件关式语法结构适合大型设计项目的团队合作。
在主要的系统结构，组件及相互间的连接方式决定以后，就能将工作分包下去，各自独立进行，例如使用主程序外的组件，函数以及程序内的块程序。
（1）支持多种电路与多种设计方法。
VHDL语言能够支持自顶向下和基于库的设计方法，支持组合逻辑电路，同步时序逻辑电路和异步时序逻辑电路等电路的设计，大多数EDA工具都支持VHDL语言。
（2）支持硬件电路的层次化描述。
VHDL语言具有支持多层次描述系统硬件功能的能力，可以从系统的行为功能（数学模型）直到门级电路逐层进行描述。
另外，高层次的行为描述可以与底层次的寄存器描述和结构描述混合使用。
（3）能实现与工艺无关编程。
采用VHDL语言设计硬件电路时，当门级或门级以上层次的描述通过仿真检验以后，再用相应的工具将设计映射成不同的工艺。
在工艺更新时无须原设计程序，只需改变相应的映射工具。
由此可见，修改电路和修改工艺相互之间不会产生影响。
（4）易于共享和复用。
作为IEEE标准的VHDL语言，语法严格，设计成果便于复用和交流。
一个大规模的数字系统设计不可能从门级电路开始逐步进行设计，而是一些模块电路的有机叠加。
这些模块电路可以预先设计或者使用以前设计中的存档模块。
这些模块电路可以采用VHDL语言进行描述且存放于库中，便于在以后设计中复用。
这样可以减小数字系统设计的工作量，缩短开发周期[7]。
3.3EDA工具QUARTUSⅡ
3.3.1QUARTUSⅡ的简介
QuartusⅡ是Altera公司提供的可编程逻辑器件的集成开发软件，是该公司前一代可编程逻辑器件的集成开发软件MAX+plusⅡ的更新换代产品。
QuartusⅡ集成开发软件支持可编程逻辑器件开发的整个过程，它提供一种与器件结构无关的设计环境，使设计者能方便地进行设计输入、设计处理和器件编程。
QuartusⅡ集成开发软件适合多种平台的工作环境，其中包括PC机的MicrosoftWindowsXP。
它支持更多种类的可编程逻辑器件的开发，同时也提供在片可编程系统（SystemonaProgrammableChip，SOPC）设计的综合性环境和基本设计工具。
另外，QuartusⅡ集成开发软件也可以利用第三方软件的结果，并支持第三方软件的工作。
为加快应用系统的开发，QuartusⅡ集成开发软件提供更多的知识产权模块（IntellectualProperty，IP）。
知识产权模块（IP）是一些预先设计好的电路功能模块，在设计中使用这些模块不仅可以加快设计进程，而且还可以提高系统性能。
QuartusⅡ集成开发软件的核心是模块化的编译器。
编译器包括的功能模块有分析/综合器（Analysis&Synthesis）、适配器（Fitter）、装配器（Assembler）、时序分析器（TimingAnalyzer）、设计辅助模块（DesignAssistant）以及EDA网表文件生成器（EDANetlistWriter）等。
可编程逻辑器件开发的所有过程为：
设计输入、综合、布局和布线、验证和仿真以及可编程逻辑器件的编程或配置。
QuartusⅡ集成开发软件允许用户在开发过程中使用QuartusⅡ图形用户界面、EDA工具界面和命令行界面。
用户可以在整个开发过程中使用这些界面中的任意一个，也可以在开发过程中的不同步骤使用不同的界面。
作为一种电子设计自动化（EDA）的工具，QuartusⅡ可编程逻辑器件的集成开发软件支持可编程逻辑器件开发的全过程。
这个过程包括以下步骤：
创建工程，工程用来组织整个可编程逻辑器件开发的过程；设计输入，本章介绍利用硬件描述语言通过文本编辑的方法完成电路设计；设计编译，把设计输入转换为支持可编程逻辑器件编程的文件格式；设计仿真，该步骤用来检查设计是否满足逻辑要求；器件编程，使得可编程逻辑具有所要求的逻辑功能。
3.3.2QUARTUSⅡ的应用简介
（1）创建工程（Project）。
QuartusⅡ集成开发软件对设计过程的管理采用工程方式。
工程（Project）保存着程序编辑的信息和程序调试的环境等内容。
在开始编写程序之前首先应该建立一个工程。
新建一个工程之前通常还需要建立一个文件夹，后面产生的工程文件以及源程序文件等都将存储在这个文件夹之中。
这个文件夹通常被EDA软件默认为工作库（WorkLibrary），不同的工程最好放在不同的文件夹中，同一工程的所有文件都必须放在同一文件夹中。
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