QPSKDQPSK系统调制与解调教学提纲.docx
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QPSKDQPSK系统调制与解调教学提纲
QPSK、DQPSK系统调制与解调
实验四QPSK与DQPSK调制实验
一、实验目的
在2PSK，2DPSK的学习基础上，掌握QPSK，以及以其为基础的DQPSK，OQPSK，
/4—DQPSK等若干种相关的重要调制方式的原理，从而对多进制调相有一定了解。
二、实验设备
1、“移动通信技术应用综合实训系统”实验仪一台。
2、50MHz示波器一台。
3、实验模块：
信源模块，QPSK-调制模块。
三、实验原理
一）基本理论
（A）四相绝对移相键控（QPSK）的调制
四相绝对移相键控利用载波的四种不同相位来表征数字信息。
由于每一种载波相位代表两个比特信息，故每个四进制码元又被称为双比特码元。
我们把组成双比特码元的前一信息比特用a代表，后一信息比特用b代表。
双比特码元中两个信息比特ab通常是按格雷码（即反射码）排列的，它与载波相位的关系如表所列。
表4-1双比特码元与载波相位的关系
双比特码元
载波相位φ
a
b
A方式
B方式
0
0
0°
45°
0
1
90°
135°
1
1
180°
225°
1
0
270°
315°
由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成，故两者的功率谱密度分布规律相同。
下面我们来讨论QPSK信号的产生与解调。
QPSK信号的产生方法与2PSK信号一样，也可以分为调相法和相位选择法。
（1）调相法
用调相法产生QPSK信号的组成方框图如下所示。
图4-1QPSK信号的组成方框图
设两个序列中的二进制数字分别为a和b，每一对ab称为一个双比特码元。
并设经过串并变换后上支路为a,下支路为b。
双极性的a和b脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制。
表4-2QPSK信号相位编码逻辑关系
a
1
0
0
1
b
1°
1°
0°
0°
A路平衡调制器输出
0°
180°
180°
0°
B路平衡调制器输出
270°
270°
90°
90°
合成相位
315°
225°
135°
45°
（2）相位选择法
用相位选择法产生QPSK信号的组成方框图如下所示。
图4-2相位选择法产生QPSK信号方框图
（B）四相相对移相键控（DQPSK）的调制
所谓四相相对移相键控也是利用前后码元之间的相对相位变化来表示数字信息。
若以前一码元相位作为参考，并令△φ为本码元与前一码元的初相差。
，则信息编码与载波相位变化仍可用QPSK信号相位编码逻辑关系表来表示。
不过，φ应变为△φ。
对于DQPSK而言，可先将输入的双比特码经码型变换，再用码型变换器输出的双比特码进行四相绝对移相，则所得到的输出信号便是四相相对移相信号。
通常采用的方法是码变换加调相法和码变换加相位选择法。
（1）码变换加调相法
码变换加调相法产生DQPSK原理图与调相法产生QPSK原理图相比，仅在串/并变换后多了一个码变换器。
表4-3DQPSK信号相位编码逻辑关系
双比特码元
载波相位变化
△φ
a
b
0
0
0°
0
1
90°
1
1
180°
1
0
270°
表4-4四相相对调相码变换的逻辑功能
本时刻到达的ab及所要求的相对相位变化
前一码元的状态
本时刻应出现的码元状态
ab
△φ
cd
θ
cd
θ
00
0°
00
135°
00
135°
01
225°
01
225°
11
315°
11
315°
10
45°
10
45°
01
90°
00
135°
00
225°
01
225°
01
315°
11
315°
11
45°
10
45°
10
135°
11
180°
00
135°
00
315°
01
225°
01
45°
11
315°
11
135°
10
45°
10
225°
10
270°
00
135°
00
45°
01
225°
01
135°
11
315°
11
225°
10
45°
10
315°
（2）码变换加相位选择法
码变换加相位选择法产生DQPSK信号的原理十分简单，它的组成方框图如下所示。
图4-3码变换加相位选择法产生DQPSK信号方框图
经分析，它与相位选择法产生QPSK信号的组成方框图完全相同。
不过，这里逻辑选相电路除按规定完成选择载波的相位外，还应实现将绝对码转换成相对码的功能。
也就是说，在四相绝对移相时，直接用输入双比特码去选择载波的相位；而在四相相对移相时，需要将输入的双比特码ab转换成相应的双比特码cd，再用cd去选择载波的相位。
这样，便可产生QDPSK信号。
（C）OQPSK的调制
OQPSK和QPSK调制类似，不同之处是在正交支路引入了一个比特（半个码元）的延迟，这使得两个支路的数据不会同时发生变化，因而不可能像QPSK那样产生±
的相位跳变，而仅产生±
/2的相位跳变。
因此，OQPSK频谱旁瓣要低于QPSK信号的旁瓣。
图4-4QPSK的星座图和相位转移图
图4-5OQPSK的星座图和相位转移图
（D）
/4—DQPSK的调制
/4-DQPSK是对QPSK信号特性进行改进的一种调制方式,改进之一是将QPSK的最大相位跳变±
降为±3
/4,从而改善了
/4-DQPSK的频谱特性.改进之二是解调方式,QPSK只能用相干解调,而
/4-DQPSK既可用相干解调,也可用非相干解调.
/4-DQPSK的原理框图如下所示.输入数据经串/并变换后上下支路分别为SI，SQ，再经差分相位编码后上下支路分别为UK，VK。
图4-6
/4-DQPSK信号的产生原理框图
设已调信号Sk（t）=cos（ωct+Φk）
式中,θ为kT≤t≤（k+1）T之间的附加相位.上式可展开成
Sk（t）=cosωctcosΦk-sinωctsinΦk
当前码元的附加相位θ是前一码元附加相位φ与当前码元相位跳变量△φ之和,即Φk=Φk-1+△Φk
Uk=cosΦk=cos（Φk-1+△Φk）=cosΦk-1·cos△Φk-sinΦk-1·sin△Φk
Vk=sinΦk=sin（Φk-1+△Φk）=sinΦk-1·cos△Φk+cosΦk-1·sin△Φk
其中，sinΦk-1=Vk-1,cosΦk-1=Uk-1,上面两式可以改写为
Uk=Uk-1·cos△Φk-Vk-1·sin△Φk
Vk=Vk-1·cos△Φk+Uk-1·sin△Φk
这是
/4-DQPSK的一个基本关系式.它表明了前一码元两个正交信号Uk-1、Vk-1与当前码元两正交信号Uk、Vk之间的关系.它取决于当前码元的相位跳变量△Φk,而当前码元的相位跳变量△Φk则又取决于差分相位编码器的输入码组SI、SQ,他们的关系如下表所示.
表4-5
/4-DQPSK的相位跳变规则
SI
SQ
△Φk
cos△Φk
sin△Φk
1
1
/4
1/
1/
-1
1
3
/4
-1/
1/
-1
-1
-3
/4
-1/
-1/
1
-1
-
/4
1/
-1/
上述规则决定了在码元转换时刻的相位跳变量只有±
/4和±3
/4四种取值.U和V只可能有0,±1/,±1五种取值.
设该滤波器的矩形脉冲响应函数为,那么最后形成的∏/4-DQPSK信号可以表示为
S（t）=
g（t-kTs）cosΦkcosωct-
g（t-kTs）sinΦksinωct
二）芯片特点
一、AD9834简介
AD9834是一个将相位累加器，正弦只读存储器（SINROM）和一个D/A转换器集成在一个单一的CMOS芯片上的数字控制式震荡器。
芯片具有相位和频率调制性能。
频率精确性能被控制到0.25billion（十亿分之一），时钟速率为50MHz。
通过串行接口装载控制字到寄存器，可以实现调制。
AD9834为用户提供了多种输出波形。
正弦只读存储器（SINROM）可以被旁路，因此，可以从DAC输出线性的向上或者向下斜坡电压。
如果SINROM没有被旁路，将产生一个正弦曲线输出。
另外，如果需要时钟输出，DAC数据的MSB位将可以被输出，或者在芯片上的比较器能被使用。
数字部分电源电压由在芯片内的一个稳压器提供，当DVDD>2.7V时，稳压器使DVDD下降到2.5V。
数字部分和数字部分电源是独立的，并且可以由不同的电源驱动，例如，在AVDD=5V时，DVDD可以等于3V。
AD9834有一个低功耗模式控制引脚端（SLEEP），因此可以从外部控制低功耗模式。
芯片上没被使用的部分可以关断电源，能够将电流消耗减到最小，例如，在时钟输出发生时，可以关断DAC电源。
AD9834采用TSSOP-20封装。
AD9834工作电源电压为2.3V～5.5V。
在3V电源电压时，消耗功率20mW，时钟速率为50MHz，具有低抖动的时钟输出和正弦波输出/三角波输出，控制字采用串行装载方式，窄带SFDR﹥72dB。
AD9834可以应用与测试设备、慢速扫频仪、DDS调频和数字调制等领域。
二、AD9834的芯片封装与引脚功能
AD9834采用TSSOP-20封装，引脚封装形式如图4-7所示。
图4-7AD9834引脚排列
其引脚功能如表4-6所示。
表4-6AD9834引脚功能
引脚
符号
功能
模拟信号和基准信号
1
FSADJUST
满量程校准控制端。
一个电阻（RSET）连接引脚FSADJUST和引脚AGND之间。
电阻（RSET）用来定义满量程DAC电流的大小。
（RSET和满刻度电流之间的关系为IOUTFULLSCALE=18×VREFOUT/RSET，一般，VREFOUT=1.20V，RSET=6.8KΩ
2
REFOUT
电压基准输出。
AD9834在此引脚提供一个可用的、内部的1.20V基准电压。
3
COMP
DAC偏置引脚端。
此引脚被用来退耦DAC偏置电压
17
VIN
比较器输入。
比较器可以将DAC输入的正弦曲线转化为方波。
将DAC输出输入到比较器之前，应该进行适当的滤波，以改善信号的不稳定性。
当控制寄存器内的位OPBITEN和SIGNPIB被设置为“1”时，比较器输入端连接到VIN
19
20
IOUT
IOUTB
电流输出。
这是一个高阻抗电流源。
一个阻值为200Ω的负载电阻被连接在IOUT与AGND之间。
推荐在IOUT/IOUTB和AGND之间连接一个20pF的电容，以防止时钟的串绕反馈
电源电压
4
AVDD
模拟电路部分的电源电压正端。
AVDD取值范围为2.3～5.5V。
AVDD与AGND之间有一个0.1μF的去耦电容
5
DVDD
数字电路部分的电源电压正端。
DVDD取值范围为2.3～5.5V。
DVDD与AGND之间有一个0.1μF的去耦电容
6
CAP/2.5V
数字电路在2.5v的电源电压下工作。
该2.5v电压由DVDD利用在芯片上的稳压器产生（当DVDD﹥2.7V时）。
稳压器需要一个典型值为100nF的去耦电容器接在CAP/2.5V与DGND之间。
如果DVDD≤2.7V时，CAP/2.5V应当被短接到DVDD
7
DGND
数字接地
18
AGND
模拟接地
数字接口和控制器
8
MCLK
数字时钟输入。
DDS输出频率用二进制的分数表示，即为MCLK频率的二进制的分数。
输出频率精确度和相位噪声由该时钟定义
9
FSELECT
频率选择输入。
FSELECT控制频率寄存器FREQ0或者FREQ1在相位累加器中的使用。
频率寄存器的使用选择可通过引脚FSELECT和位FSEL完成。
当FSEL位被用来选择频率寄存器时，引脚FSELECT应连接到CMOS高电平或低电平
10
PSELECT
相位选择输入。
PSELECT控制频率寄存器PHASE0或者PHASE1，是被附加到相位累加器的使用。
相位寄存器的使用选择可通过引脚PSELECT和位PSEL完成。
当PSEL位被用来控制相位寄存器时，引脚PSELECT应连接到CMOS高电平或低电平
11
RESET
复位，高电平数字信号输入有效。
RESET应适当地将内部寄存器复位为0，这与半量程的模拟输出相对应。
RESET不影响任何一个地址寄存器
12
SLEEP
睡眠模式控制，高电平输入有效。
当此引脚为高电平时，DAC电源关断。
此引脚与控制位SLEEP12有相同的功能
13
SDATA
串行数据输入。
16位串行数据字被加到此引脚端
14
SCLK
串行时钟输入。
数据在每个SCLK下降研被装入AD9834芯片
15
FSYNC
输入数据的帧同步信号，低电平控制输入有效。
当FSYNC为低电平时，内部逻辑电路被告知一个新的控制字被装入芯片
16
SIGNBITOUT
逻辑输出。
比较器输出可使用此引脚，或者，NCO的MSB位在此引脚上被输出，二者选其一。
将控制寄存器内的位POBITEN设置为“1”，可以是能此输出端。
控制位SIGNPIB确定在此引脚上的输出是比较器的输出还是NCO的MSB位输出
三、AD9834的内部结构与工作原理
1、AD9834内部结构
AD9853的内部结构如下图所示，芯片主要由数控振荡器、脉冲相位调制器、正弦只读存储器（SINROM）、DAC、相位比较器和稳压器等电路组成。
图4-8AD9853内部结构
2、AD9834工作原理及电路说明
（1）工作原理
正弦波形在术语上通常以其被量化了的幅值形式a（t）=sinωt替代。
然而，它们是非线性的，而且很难实现，除非通过分段构造。
另一方面，角信息本身是线性的。
也就是说，相位角在每个单位时间内以某一固定角度旋转。
角速度取决于信号的频率，通常ω=2
f。
已知正弦波的相位是线性的，而且有一个基准时间间隔（时钟周期），因此，对于该周期，可给出相位旋转的明确定义，其表达式为
△Phase=ωδt
即ω=△Phase/δt=2
f
并可解得f，将基准周期（1/fMCLK=δt）替代基准时钟频率,则
f=△Phase×fMCLK/2
（1）
AD9834芯片输出就建立在这个简单的等式基础之上。
简单的DDS芯片可通过三个主要的子电路实现这个等式：
NCO（NumericalControlledOscillator—数控震荡器）脉冲相位调制器、SINROM和DAC（数/模转换器）。
（2）电路说明
AD9834是一个完全集成的DDS（DirectDigitalSynthesis）芯片。
芯片需要一个基准时钟、一个低精度电阻和八个去耦电容，以提供数位产生的正弦波，频率可达25MHZ。
除产生这个RF信号外，芯片完全有能力实现范围较宽的、简单和复杂的调制方案。
在数字领域，这些调制方案能被完全实现，利用DSP可以精确而简单得实现复杂的调制算法。
AD9834的内部电路主要包括NCO、频率和相位调制器、SINROM、DAC、比较器和稳压器等部分。
1）NCO脉冲相位调制器
这部分由两个频率选择寄存器、一个相位累加器、两个相位偏移量寄存器和一个相位偏移量加法器组成。
NCO的主要元件是一个28位相位累加器。
连续时间信号有一个0～2
的相位范围。
超过这个范围以外的数，对于正弦曲线函数是周期性的重复变化。
采用数字方法实现正弦曲线函数也是与此相同的。
累加器只是测量相位数的范围，并送出一个多位数字字。
AD9834内的相位累加器是一个28位累加器。
因此，对于AD9834，2
=228；同样，△Phase的范围为0<△Phase<228-1。
将其代入式
（1）中，可得
f=△Phase×fMCLK/228
相位累加器的输入可以通过FREQ0寄存器或FREQ1寄存器来选择，并且被FSELECT引脚或FSEL位控制。
NCO本身产生连续相位信号，因此可消除频率间切换时所产生的输出中断。
在NCO之后利用一个12位相位寄存器，增加一个相位偏移量，用来完成相位调制。
这些相位调制寄存器内容的一部分是被加到NCO的最重要的数据位上。
AD9834有两个相位寄存器，这两个寄存器的分辨率为2
/4096。
2）SINROM
为了使NCO的输出有用，就必须由相位信息转换为正弦曲线值。
因为是将相位信息直接转换成振幅，SINROM将数字相位信息当作查表地址使用，并将相位信息转换成振幅。
虽然NCO包含一个28位相位累加器，NCO输出被缩减为12位。
使用完全的相位累加器分辨率是不切实际的，并且是不必要的，因为这需要228次查表。
只需要足够的相位分辨率以保证误差小于10位的DAC的分辨率。
这里需要SINROM必须有大于10位DAC的分辨率2位的相位分辨率。
SINROM使用控制寄存器的MODE控制位和POBITEN控制位控制使能。
3）DAC
AD9834包含一个高阻抗电流源的10位DAC，有能力驱动一个较宽范围的负载。
满量程输出电流可以通过使用外接的一个电阻（RSET）来调整，以满足电源和外接负载需求。
DAC能够被设置为单端或差动工作模式。
IOUT和IOUTB输出端可以通过等值外接电阻与AGND相连，以改善补偿输出电压。
只要满量程电压不超出正常工作范围，负载电阻可以根据需要确定数值。
因为满量程电流由RSET控制，所以调节RSET可以平衡负载电阻的改变。
4）比较器
AD9834能够产生合成的数字合成信号。
这可较器实现，比较器将DAC的正弦曲线信号转换成方波信号。
DAC输出在作为比较器的输入使用之前，应在比较器的外部进行滤波。
比较器的基准电压是所加的以通过在芯片上的自偏置的比VIN信号的时间平均值。
比较器可以接收1V（峰峰值）的信号。
因此比较器的输入采用AC耦合，以作为过零点的检波器而正常工作，它需要一个3MHZ的最小输入频率。
比较器的输出是一个幅度从0V～DVDD的方波。
使能比较器，控制寄存器内的SIGNPIB控制位和POBITEN控制位都要设置为“1”。
5）稳压器
对于模拟电路和数字电路部分，AD9834提供了独立的电源。
AVDD提供了模拟电路部分所需要的电源，而DVDD则提供了数字电路所需要的电源。
这两个电源的取值范围均为2.3～5.5V，而且每个电源都是独立的。
例如，模拟电路部分能够工作在5V电压下；而同时数字电路部分可以工作在3V，或者是其他值。
AD9834内部的数字电路部分通常工作在2.5V。
在芯片上的稳压器将DVDD引脚的电源电压降至2.5V。
AD9834的数字接口（串行端口）工作电压也来自DVDD。
这些数字信号在AD9834内进行调整，使它们与2.5V一致。
当AD9834的DVDD引脚的电源电压≤2.7V时，引脚CAP/2.5V和DVDD将同时被制约，从而将芯片上的稳压器旁路。
3、功能描述
（1）串行接口
AD9834有一个标准的三线串行接口，并与SPI，QSPI，MICROWRE和DSP标准接口兼容。
数据（一个16位的字）在串行时钟输入（SCLK）控制下被装入芯片，其时序图如下所示。
图4-9串行时序
FSYNC输入是一个电平触发输入，作为帧同步和芯片使能。
当FSYNC是低电平时，数据能被传输进入芯片。
要开始传输串行数据，FSYNC应该设置为低电平，同时注意相对SCLK下降沿设置最小FSYNC时间（t7）。
在FSYNC变为低电平后，串行数据将在16个时钟脉冲SCLK的下降沿转移到芯片上的输入移位寄存器。
FSYNC在第16个SCLK下降沿后变为高电平。
注意，相对最小SCLK下降沿，F设置FSYNC上升沿时间（t8）。
另外，FSYNC能够在多个以16个SCLK脉冲为整数倍时间内保持低电平。
这样，当FSYNC保持低电平时，16位字的连续数据流能被加载，同时FSYNC在最后一个数据的被载入之后变为高电平。
SCLK可以是连续的，也可以设置为高电平或者低电平；但在写操作期间，当FSYNC转换为低电平时，SCLK必须为高电平状态。
（2）AD9834电源导通
下图所示的流程图表示了AD9834的操作程序。
当AD9834的电源导通时，器件复位，部分内部寄存器复位为“0”，以提供一个中量程的模拟输出。
为了避免AD9834初始化时DAC输出失真，RESET位/引脚应该被设置为“1”，直到器件已经做好开始产生输出的准备。
RESET不能对相位、频率或控制寄存器复位。
在开始产生输出后，RESET位/引脚应该被设置为“0”。
数据将在RESET被设置为“0”后的8个MCLK周期时出现在DAC输出上。
图4-10初始化和运行流程图
（3）等待期
与每个操作都有关联的是等待期。
当引脚FSELECT端和PSELECT端的值改变时，在控制信号被转移到被选的寄存器之前，有一个传输路径延迟。
如下图所示，当预置的时间和匹配时，FSELECT和PSELECT有8个MCLK周期的等待期；当预置的时间和不匹配时，FSELECT和PSELECT有9个MCLK周期的等待期。
同样，在每一个异步写操作也与等待期相关联。
如果被选相位/频率寄存器被加载一个新的字，则在模拟输出将要改变之前有一个8～9个MCLK周期的延迟（一个MCLK周期具有不确定性，它取决于数据被装入目的寄存器时MCLK上升沿的位置）。
RESET和SLEEP的负跳变在MCLK的下降沿时被采样，因此也存在等待期。
图4-11控制时序
（4）控制寄存器
AD9834包含一个16位的控制寄存器，用来将AD9834设置为用户所希望的工作状态。
除了MODE的所有控制位，都在MCLK的内部下降沿上被采样。
为了向AD9834传输用户想改变的控制寄存器的内容，D14和D15必须被设置为“0”,如下表所列。
表4-7控制寄存器
D15
D14
D13······D0
0
0
控制位
（5）频率和相位寄存器
AD9834包含两个频率寄存器和两个相位寄存器，其功能描述如下表所列。
表4-8频率/相位寄存器表
寄存器
大小
描述
FREQ0
28位
频率寄存器“0”。
当FSEL位或FSELECT引脚=0时，此寄存器定义输出频率为MCLK频率的一部分
FREQ1
28位
频率寄存器“1”。
当FSEL位或FSELECT引脚=1时，此寄存器定义输出频率为MCLK频率的一部分
PHASE0
12位
相位偏移寄存器“0”。
当PSEL位或PSELECT引脚=0时，此寄存器的内容被加入到相位累加器的输出
PHASE1
12位
相位偏移寄存器“1”。
当PSEL位或PSELECT引脚=1时，此寄存器的内容被加入到相位累加器的输出
来自AD9834的模拟输出为
fMCLK/228×FREQREG
式中：
FREQREG是被加载给被选择的频率寄存器的值。
此信号的相位移位为
2
/4096×PHASEREG
式中：
PHASEREG是包含在被选择的相位寄存器的值。
要考虑被选择的相位寄存器的值。
要考虑被选的输出频率和基准时钟频率之间的关系，以避免不不要的异常输出。
频率和相位寄存器的存取由FSELECT/PSELECT
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